本发明专利技术的课题是构成非易失地可再构成的逻辑电路。这是采用了自旋ＮＯＳＦＥＴ的ＣＭＯＳ结构的可再构成的逻辑电路。通过由作为自旋ＮＯＳＦＥＴ的Ｔｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ８的磁化状态改变各个晶体管的转移特性，可再构成“与”／“或”／“异”／“与非”／“或非”／“同”／“１”／“０”的全２输入对称函数。由于能够非易失且以少的元件数构成逻辑功能，故可缩小芯片面积，期待高速低功耗工作。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种可对功能进行再构成的逻辑电路，更详细地说，涉及一种使用了在内部包含强磁性体并具有与强磁性体的磁化状态相关的转移特性的晶体管(以下，称为“自旋晶体管”)的可再构成的逻辑电路。
技术介绍
近年来，可由用户的程序进行功能的再构成(可再构或可再编程)的逻辑电路引人注目。例如，多使用以LSI技术实现了这种功能的现场可编程逻辑阵列(Field Programmable Logic Array(FPGA))(例如，参照S.Trimberger，Proc.IEEE 81(1993)1030.，S.Hauck，Proc.IEEE 86(1998)625.，和末吉敏则可编程逻辑器件，电子信息通信学会技术研究报告，Vol.101，No.633，(2002)17)。以往，FPGA一直被用于产品的试制或一部分有限的产品，但在最近，可改写交货期的速度和产品发货后的功能正引人注目，也可作为产品开发周期短的移动电话等便携式设备中的最终部件进行组装。另外，作为在每种运算中再构成硬件的新的结构的信息设备也正在进行研究。FPGA的结构虽然有若干种，但其中多采用可较大规模化且柔性也高的SRAM真值表参照型(Look Up Table(LUT)(搜索表)方式)。该结构系将由可实现任意的函数的LUT构成的小规模的逻辑块配置成矩阵状，用可通过开关(例如通路晶体管)变更该块彼此之间的布线连接(参照图56(A))。通过写入到LUT的寄存器的值和改写布线的开关来实现所希望的逻辑电路。逻辑块由用于采取与LUT同步的触发器(FF)构成(图56(B))。在LUT中包含用于使所给予的输入模式与地址对应的译码电路和用于将值存储到该地址的寄存器中的存储器(SRAM单元)。在图56(C)中示出了可实现2输入对称函数的LUT电路的例子。SRAM是易失性存储器，一旦切断电源就失去存储信息。因此，为了保持数据，预先在外部准备非易失性存储器(例如闪速存储器)，在每次再接通电源时装载并使用该信息。最近，作为根据与LUT方式的FPGA完全不同原理的可再构成的逻辑电路，正在进行将神经元MOS(以下，称为“νMOS”)结构应用于逻辑电路块的电路的研究(例如，参照T.Shibata和T.OhmiIEEE Trans.Electron Dev.ED-39(1992)1444，和IEEE Trans.Electron Dev.ED-40(1993)750.，以及泽田宏、青山一生、名古屋彰、中岛和夫对于将神经元MOS用于可变逻辑部的可再构成的器件的研讨，电子信息通信学会技术研究报告，Vol.99，No.481，(1999)79)。一旦使用νMOS，即可高效地实现对称函数。与LUT方式相比，虽然功能受到限定，但在逻辑设计中却多出现对称函数，由此引人注目。图56是可实现2输入对称函数的逻辑电路的结构例的图。该逻辑电路具有采用了νMOS结构的3个前置倒相器201、203和205，以及采用了νMOS结构的1个主倒相器207。在成为输入部的前置倒相器中，通过多个相等的电容，输入多个数字值。另外，对各倒相器201、203、205和207而言，逻辑阈值不同，图中，示出了在记作Vk/n的情况下，向该倒相器的输入数为n，对于“1”逻辑电平，逻辑阈值为Vk/n。A、B为输入，Ck(k＝0、1、2)为控制信号的输入。利用该Ck，对向主倒相器207的输入进行操作，从而实现了任意的对称函数。该电路的工作是，如假定Ck＝“1”，则仅仅在输入中“1”的数目为k个时，输出才为“0”，在除此以外的情况下，输出为“1”。例如，如假定C0＝C2＝“1”、C1＝“0”，则在“1”的数目为0个(A＝B＝“0”)和“1”的数目为2个(A＝B＝“1”)时，输出为“0”，在“1”的数目为1个(A或B＝“1”)时，输出为“1”的“异”逻辑电路。以上说明过的FPGA的逻辑块有以下所述的问题。即，采用了LUT方式、νMOS的逻辑块具有特别涉及逻辑功能的易失性的课题。另外，即使涉及元件数目(占有面积)，也往往产生以下的课题。首先，说明LUT方式的逻辑块的课题。对于LUT方式，电路的功能本身没有用于再构成逻辑的改写能力，寄存器的值仅供参照。由于将SRAM用于LUT，故存在来源于SRAM的易失性的问题。一旦切断电源，就丧失了LUT的内容即逻辑功能。在组装进产品的情况下，为了保持数据，需要在外部有增大的存储容量的非易失性存储器，不仅增大整个芯片的面积，而且加长电源再接通时的上升时间，也会影响到功耗。另外，在逻辑块内部，例如，由于由多个晶体管构成SRAM单元，再由译码器和SRAM单元构成逻辑块，故需要多个元件(在2输入对称函数的情况下，例如如果是图56(C)的电路，就需要40个左右的晶体管)，从而也有逻辑块的占有面积变大的问题。接着，说明采用了νMOS的逻辑块的课题。该逻辑块与LUT方式不同，可由控制信号改写电路的工作。在2输入的情况下，该逻辑块由元件数为8个的MOSFET和14个的电容器构成，与LUT方式相比，可以以一半左右的元件数构成同样的电路。但是，用于νMOS的电容器的占有面积并不小。另外，为了维持电路的功能，在使用中必须总是持续给予控制信号。还需要超出电源电压大小的控制信号和用于控制逻辑块的控制电路(控制器)。另外，由于不能非易失地存储功能，与LUT方式同样地在逻辑功能的非易失性保持方面存在问题。
技术实现思路
本专利技术的目的在于，以少的元件数实现非易失性地可再构成的电路，从而实现了电路的小型化和低功耗化。在本专利技术的电路中，使用了具有与传导载流子的自旋方向或在晶体管内部所包含的强磁性体的磁化状态相关的转移特性的晶体管(以下，称为“自旋晶体管”)，在其输入部采用νMOS。通过控制自旋晶体管的磁化状态以改变晶体管的驱动力，对电路的工作点进行操作，并改写其功能。在改变元件的特性方面，这是基于完全靠硬件改写功能的新概念的电路。在可非易失性地保持逻辑功能和转换逻辑功能无需控制信号方面，与采用了仅仅是νMOS的逻辑块不同。并且，可由自旋晶体管中的强磁性体非易失性地存储电路的功能。通过采用本专利技术的逻辑电路，可解决FPGA中的上述课题。现说明非易失性。电路的功能取决于自旋晶体管中所包含的强磁性体的磁化状态。从而，由于即使切断电源也不改变磁化状态，故可非易失性地保持逻辑功能。因此，在现有的FPGA中，在必要的外部的非易失性存储器之中，无需与逻辑块部有关部门的部分。由于这对于缩小芯片的尺寸是有利的，还无需用于装载逻辑功能的时间，故也可缩短上升所需的时间。逻辑块中所包含的元件数在本专利技术的电路中由9～11个MOSFET和2个电容器构成，元件数减少到LUT方式的三分之一以下。即使与仅仅采用了νMOS的逻辑块相比，元件数也只有一半左右。由于外部的非易失性存储器可以仅涉及布线部，故在整体上与现有的电路相比，元件数变得非常少。另外，作为用于选择连接逻辑块之间的布线的开关，也可使用自旋晶体管。特别是，通过采用下述的自旋MOSFET作为该开关，也可非易失性地存储逻辑块之间的相互布线。在此时，即使对于布线部，也不用非易失性存储器。作为用于开关的自旋MOSFET，除了增强型以外，也可使用耗尽型。还可使用由p沟道型和n沟道型自旋MOSFET构成的传输门。按照本文档来自技高网...
【技术保护点】
一种电路，包含具有与传导载流子的自旋方向相关的转移特性的自旋晶体管，其特征在于，基于随着改变上述传导载流子的自旋方向而改变的上述自旋晶体管的转移特性，可改变工作点并且再构成功能。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：菅原聪，松野知纮，田中雅明，
申请(专利权)人：独立行政法人科学技术振兴机构，
类型：发明
国别省市：JP[日本]
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