一种去除展频的电路及方法技术

本申请提供一种去除展频的电路及方法，数据时钟恢复模块连接时钟提取模块；数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；并行时钟信号包括频率信息和相位信息；第一信号包括频率信息；时钟提取模块，用于对并行时钟信号进行分频得到参考时钟信号，根据第一信号得到反馈时钟信号，根据参考时钟信号和反馈时钟信号，获取去展频的时钟信号；去展频的时钟信号包括相位信息而不包括频率信息；并对去展频的时钟信号进行分频以获取输出时钟信号。得到只含相位信息的去展频的时钟信号，以输出去除展频的时钟信号，降低了无晶体集成技术的难度，使得更多的桥接芯片的集成度进一步提升。使得更多的桥接芯片的集成度进一步提升。使得更多的桥接芯片的集成度进一步提升。

【技术实现步骤摘要】
一种去除展频的电路及方法


[0001]本申请涉及电路领域，特别涉及一种去除展频的电路及方法。

技术介绍

[0002]串行器/解串器(Serializer
‑
Deserializer，Serdes)是高速串行数据传输领域的重要技术，串行器也称为Serdes发射端，可以把并行信号转换为串行信号发送出去，解串器也称为Serdes接收端，可以把接收到的串行信号转换为并行信号。
[0003]在有线传输领域，上游发射端可以向Serdes接收端发送信号，在上游发射端链路中一般会添加展频功能以减少EMI电磁辐射，虽然Serdes接收端能够恢复出一个时钟，但恢复出的时钟也携带展频信息，在实际无晶体应用中会遇到兼容性问题使得产品难以推广。因此，如何恢复出一个和上游发射端展频无关且平均频率一样的同源时钟，成为目前急需解决的技术问题。

技术实现思路

[0004]有鉴于此，本申请的目的在于提供一种去除展频的电路及方法，能够恢复出一个和上游发射端展频无关且平均频率一样的同源时钟。其具体方案如下：
[0005]第一方面，本申请提供了一种去除展频的电路，包括：数据时钟恢复模块和时钟提取模块；
[0006]所述数据时钟恢复模块连接所述时钟提取模块；
[0007]所述数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；
[0008]所述时钟提取模块，用于对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号，根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息；并对所述去展频的时钟信号进行分频以获取输出时钟信号。
[0009]可选地，所述第一信号包括第一数据，所述时钟提取模块包括：
[0010]第一锁相环、第一相位插值器、第一分频器、第二分频器和第三分频器；所述第一分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；
[0011]所述第一相位插值器，用于根据所述第一数据和相位时钟信号得到第一时钟信号；
[0012]所述第二分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；
[0013]所述第一锁相环，用于根据所述参考时钟信号和所述反馈时钟信号，得到去展频的时钟信号和所述相位时钟信号，并将所述相位时钟信号发送至所述第一相位插值器；
[0014]所述第三分频器，用于对所述去展频的时钟信号进行分频得到输出时钟信号。
[0015]可选地，所述第一信号为第一电压信号，所述时钟提取模块包括：
[0016]鉴频鉴相器、第一电荷泵、第一低通滤波器、第一压控振荡器、延迟锁相环或第二相位插值器、第四分频器、第五分频器和第六分频器；
[0017]所述第四分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；
[0018]所述第一压控振荡器，用于根据所述第一电压信号得到去展频的时钟信号；
[0019]所述延迟锁相环，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；
[0020]所述第二相位插值器，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；
[0021]所述第五分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；
[0022]所述鉴频鉴相器，用于根据所述参考时钟信号和所述反馈时钟信号，得到第二时钟信号；
[0023]所述第一电荷泵，用于根据所述第二时钟信号得到第一脉冲信号；
[0024]所述第一低通滤波器，用于对所述第一脉冲信号滤波得到所述第一电压信号；
[0025]所述第六分频器，用于对所述去展频的时钟信号进行分频得到所述输出时钟信号。
[0026]可选地，所述数据时钟恢复模块包括：参考时钟产生模块、第三相位插值器、串并转换模块和相位插值器控制模块；
[0027]所述参考时钟产生模块，用于产生高速源时钟；
[0028]所述第三相位插值器，用于根据控制编码信号对所述高速源时钟混频，获得采样时钟；所述控制编码信号包括第三时钟信号和第二数据；
[0029]所述串并转换模块，用于根据所述采样时钟对所述输入信号进行采样，并将采样结果转换为并行数据和所述并行时钟信号；
[0030]所述相位插值器控制模块，用于将所述并行数据和所述并行时钟信号转换为所述第一数据、所述第二数据和所述第三时钟信号。
[0031]可选地，所述参考时钟产生模块包括：第一内部振荡器、第二锁相环；
[0032]所述第一内部振荡器，用于产生第一参考时钟；
[0033]所述第二锁相环，用于对所述第一参考时钟进行倍频得到所述高速源时钟。
[0034]可选地，所述参考时钟产生模块包括：第二内部振荡器；
[0035]所述第二内部振荡器，用于产生所述高速源时钟。
[0036]可选地，所述参考时钟产生模块包括：
[0037]鉴频器、鉴相器、第二电荷泵、第三电荷泵、第二低通滤波器和第二压控振荡器；
[0038]所述鉴频器，用于根据所述输入信号和第四时钟信号进行鉴频得到具有频率信息的第二信号；
[0039]所述第二电荷泵，用于根据所述第二信号得到所述第一电压信号；
[0040]所述鉴相器，用于根据所述输入信号和所述第四时钟信号进行鉴相得到所述并行时钟信号和具有相位信息的第三信号；
[0041]所述第三电荷泵，用于根据所述第三信号得到第二电压信号；
[0042]所述第二低通滤波器，用于根据所述第一电压信号和所述第二电压信号滤波得到第三电压信号；
[0043]所述第二压控振荡器，用于根据所述第三电压信号，向所述鉴频器和所述鉴相器输出所述第四时钟信号。
[0044]可选地，所述相位插值器控制模块包括：
[0045]鉴相模块、比例调节单元、积分调节单元、累加延时单元和加法器；
[0046]所述鉴相模块，用于对所述并行时钟信号和所述并行数据进行鉴相并量化为第一数字信号；
[0047]所述比例调节单元，用于根据所述第一数字信号进行比例调节获得第二数字信号；
[0048]所述积分调节单元，用于根据所述第一数字信号进行比例调节获得第三数字信号；
[0049]所述累加延时单元，用于根据所述第三数字信号进行积分滤波得到第二数据；
[0050]所述加法器，用于根据所述第二数字信号和所述第二数据相加得到所述第二数据。
[0051]第二方面，本申请实施例还提供了一种去除展频的方法，包括：
[0052]对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；
[0053]对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种去除展频的电路，其特征在于，包括：数据时钟恢复模块和时钟提取模块；所述数据时钟恢复模块连接所述时钟提取模块；所述数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；所述时钟提取模块，用于对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号，根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息；并对所述去展频的时钟信号进行分频以获取输出时钟信号。2.根据权利要求1所述的电路，其特征在于，所述第一信号包括第一数据，所述时钟提取模块包括：第一锁相环、第一相位插值器、第一分频器、第二分频器和第三分频器；所述第一分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；所述第一相位插值器，用于根据所述第一数据和相位时钟信号得到第一时钟信号；所述第二分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；所述第一锁相环，用于根据所述参考时钟信号和所述反馈时钟信号，得到去展频的时钟信号和所述相位时钟信号，并将所述相位时钟信号发送至所述第一相位插值器；所述第三分频器，用于对所述去展频的时钟信号进行分频得到输出时钟信号。3.根据权利要求1所述的电路，其特征在于，所述第一信号为第一电压信号，所述时钟提取模块包括：鉴频鉴相器、第一电荷泵、第一低通滤波器、第一压控振荡器、延迟锁相环或第二相位插值器、第四分频器、第五分频器和第六分频器；所述第四分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；所述第一压控振荡器，用于根据所述第一电压信号得到去展频的时钟信号；所述延迟锁相环，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；所述第二相位插值器，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；所述第五分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；所述鉴频鉴相器，用于根据所述参考时钟信号和所述反馈时钟信号，得到第二时钟信号；所述第一电荷泵，用于根据所述第二时钟信号得到第一脉冲信号；所述第一低通滤波器，用于对所述第一脉冲信号滤波得到所述第一电压信号；所述第六分频器，用于对所述去展频的时钟信号进行分频得到所述输出时钟信号。4.根据权利要求2所述的电路，其特征在于，所述数据时钟恢复模块包括：参考时钟产生模块、第三相位插值器、串并转换模块和相位插值器控制模块；所述参考时钟产生模块，用于产生高速源时钟；所述第三相位插值器，用于根据控制编码信号对所述高速源时钟混频，获得采样时钟；所述控制编码信号包括第三时钟信号和第二数据；
所述串并转换模块，用于根据所述采样时钟对所述输入信号进行采样，并将采样结果转换为并行数据和所述并行时钟信号；所述相位插值器控制模块，...

【专利技术属性】
技术研发人员：邰连梁，夏洪锋，付家喜，陈余，张永领，陈峰，
申请(专利权)人：深圳朗田亩半导体科技有限公司，
类型：发明
国别省市：