静态锁存器制造技术

一种静态锁存器（８０），当被使能时，该静态锁存器将输入数据（Ｄ）及其互补数据（ＤＮ）传输到输出端（１００）和互补输出端（９８），而当不被使能时，该静态锁存器保持输出端（１００、９８）上的输入数据（Ｄ、ＤＮ）。输入数据（Ｄ、ＤＮ）选通第二和第三晶体管（８６、８８），使能信号（Ｇ）选通第一晶体管（９０），以使得当锁存器（８０）被使能时，第一和第二晶体管（９８、８６）以及第一和第三晶体管（９０、８８）将输入数据（Ｄ）及其互补数据（ＤＮ）传送到指定的输出端（１００、９８），而当锁存器（８０）被禁用时，断开输入端（９２、９４）以保持当前输出值（Ｑ、ＱＮ）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种静态锁存器。锁存器对于本领域来说是众所周知的，并且经常被用于缓冲或临时存储数据。标准静态存储器以两种状态操作。在其第一状态中，将锁存器的输入端连接到其对应的输出端以及将锁存器的互补输入端连接到其相应的互补输出端。输入数据信号和其互补信号自由传播到它们各自的输出端。当锁存器在其第二状态中时，断开锁存器的各输入端与其对应的输出端，并且锁存器的对应的最后输出状态被保持在它们各自的输出端。然而，传统锁存器使用相当多的元件。从而，所需的半导体芯片面积以及制造成本很高。此外，它们消耗相当多的功率。在附图说明图1a和图2中示出了常规CMOS静态锁存器的例子。图1a的静态锁存器10包括四个反相器12、14、16、18，两个三态反相器20、22以及三个输入/输出端24、26、28。第一反相器12具有充当输入控制端26的输入端，其载送用于锁存器10的输入控制信号G，并且第一反相器10具有连接到第二反相器14的输入端的输出端30。第一三态反相器20的输入端充当载送锁存器10的输入数据信号D的数据输入端24，并且其输出端32连接到第三和第四反相器16、18的输入端以及第二三态反相器22的输出端。第三反相器16的输出端充当载送锁存器10的输出数据信号Q的数据输出端28。第四反相器18的输出端34连接到第二三态反相器22输入端。第一反相器12的输出端30还分别连接到两个三态反相器20、22的第一控制端。第二反相器14的输出端36分别连接到两个三态反相器20、22的第二控制端。当使能锁存器10时，也就是提供在控制端26上的使能信号G为高(G＝1)时，锁存器10实际上是透明的，并且提供在数据输入端24上的输入数据D被传送到锁存器10的输出端28。在使能锁存器10的同时，输入数据D的任何改变将反映在输出端28上。当禁用锁存器10时，也就是在控制端26上的使能信号G＝0时，锁存器10保持输出端28上的输出数据Q的当前值，而不管输入数据D的改变，也就是说锁存器10不再是透明的，并且数据输入端24实际上与数据输出端28断开。当被使能时，也就是G为高时，锁存器10适于将数据输入D传送到输出端28；当被禁用时，也就是G为低时，锁存器10适于保持输出数据Q的当前值。第一和第二三态反相器20、22由使能信号G及其互补信号GN触发，所述使能信号G及其互补信号GN分别由第二和第一反相器12、14产生，从而当锁存器10被使能时，三态反相器20、22驱动第三和第四反相器16、18，以便将输入数据D传播到输出端28。当被禁用时，不管输入数据D的值，输出数据Q的值保持在其当前值。当第一三态反相器20被禁用(即G＝0)时，也就是锁存器10被禁用时，第二三态反相器22和第四反相器18实际上形成用于保持输出端当前值的保持电路。当锁存器10被使能(即G＝1)时，第一三态反相器20被使能并对输入数据D进行反相，以及输出其互补数据DN。然后由第三反相器16对反相的输入数据DN进行反向，以在输出端28上给出输出数据Q。当第一三态反相器20被禁用(即G＝0)时，第一三态反相器22的输出端32被禁用并且处于高阻抗，也就是在输出端32上出现开路。第一三态反相器20实际上断开，并且第四反相器18为第二三态反相器22的输入端34提供输入信号的先前值D(-1)。当锁存器10被禁用时，也就是GN＝1时，第二三态反相器22被使能，并且反相的输入数据的先前值DN(-1)被从第二三态反相器22输出。该反相的输入数据的先前值DN(-1)然后被提供在第三反相器16的输入端32上，在那里其被反相，并且在锁存器10的输出端28上产生数据输入的先前值D(-1)。只要锁存器10被禁用(也就是G＝0)并且因此第一三态反相器20被禁用而第二三态反相器22被使能，输入数据D的当前值就将被提供在第二三态反相器22的输入端34上，并且不管输入端24上的信号D的改变，该当前值将被保持在输出端28上。所有的四个反相器可以是标准CMOS反相器。图1b说明标准CMOS反相器的实例，其例如是图1a中所说明的反相器，该标准CMOS反相器包括PMOS晶体管401和NMOS晶体管421。PMOS和NMOS晶体管40、42各自的栅极和漏极连接在一起，以形成反相器的对应的输入和输出端。PMOS晶体管的源极连接到正电源轨VDD，并且NMOS晶体管的源极连接到负电源轨GND。图1c说明标准CMOS三态反相器的实例，其例如是图1a中所说明的三态反相器，该标准CMOS三态反相器包括第一和第二PMOS晶体管402、403以及第一和第二NMOS晶体管422、423。第二PMOS和第二NMOS晶体管403、423各自的栅极连接在一起，以形成三态反相器的输入端。第二PMOS晶体管403的源极连接到正电源VDD，以及第二NMOS晶体管的源极连接到负电源GND。第一PMOS和第一NMOS晶体管402、422各自的漏极连接在一起，以形成三态反相器的输出端。第一PMOS晶体管402的源极连接到第二PMOS晶体管403的漏极，以及第一NMOS晶体管422的源极连接到第二NMOS晶体管423的漏极。第一PMOS晶体管的栅极充当用于三态反相器的第一控制端，以及第一NMOS晶体管的栅极充当用于三态反相器的第二控制端。参考图1a，可以明显地看出这种锁存器10同时需要用于三态反相器20、22的操作的使能控制信号G及其互补信号GN。从图1b和1c能够容易推断出，图1a的锁存器10包括总共十六个NMOS和PMOS晶体管，并且从而具有大元件尺寸和高功率消耗的缺点特别是PMOS晶体管必须大约是NMOS晶体管的物理尺寸的三倍，以便匹配电流处理能力。图2说明可选择的传统静态锁存器。这种锁存器50包括四个反相器52、54、56、58，好包括传输电路60和三个输入/输出端62、64、66。在图2中的四个反相器52-58可以是图1b中所说明的标准CMOS反相器类型。反相器52和54分别对应于图1a的反相器12和14。传输电路60包括NMOS晶体管68和PMOS晶体管70，其各自的漏极端子和源极端子连接在一起。公共漏极端子形成锁存器50的载送输入数据D的数据输入端62。公共源极端子69连接到反相器56和58各自的输入和输出端。反相器56和58各自的输出和输入端连接在一起并且形成锁存器50的载送输出数据信号Q的数据输出端62。从而，反相器56和58以背靠背的方式相连接。PMOS晶体管70的栅极端子连接到第一反相器52的输出端，并且接收反相的使能信号GN。NMOS晶体管68的栅极端子连接到第二反相器54的输出端，并且接收使能信号G。当被使能时，锁存器50的传输电路60适于将输入数据D传输到输出端66。当被禁用时，输入数据不被传输。反相器58的输入端连接到锁存器60的输出端66，其输出端连接到传输电路60的公共源极端子69，该反相器58提供反馈回路。该反馈回路确保当传输电路60被禁用时，不管输入数据D的改变，输出数据Q的值被保持在当前值。然而，与图1a的锁存器10的情况一样，锁存器50同时需要使能信号G及其互补信号GN。此外，当其是透明的时(也就是被使能时)，传输电路60具有从传输电路60的输入端62到传输电路60的公共源极输出端69的直接路径。当输入数据D本文档来自技高网...

【技术保护点】
一种静态锁存器，当该锁存器由使能信号使能时，该锁存器用于将至少一个第一输入数据信号和第二输入数据信号传送到对应的第一和第二输出端，其中第二输入数据信号为第一输入数据信号的互补信号，而当该锁存器不被如此使能时，该锁存器用于保持输出端上的当前数值，该静态锁存器包括：－用于接收至少一个第一输入数据信号的至少一个第一输入端；－用于接收至少一个第二输入数据信号的至少一个第二输入端；－用于接收使能信号的控制端；其中该使能信号选通第一晶体管，该至少一个第一输 入数据选通至少一个第二晶体管，以及该至少一个第二输入数据选通至少一个第三晶体管，以使得当该锁存器被使能时，第一和第二晶体管将第一输入数据信号通过输出驱动器传送到第一输出端，并且第一和第三晶体管将第二输入数据信号通过输出驱动器传送到第二输出端，而当该锁存器不被如此使能时，第一和第二输入端与输出驱动器断开，以使得第一和第二输出端上的当前值被保持。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：P维拉格，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]