对结构化专用集成电路进行可编程断电的方法和装置制造方法及图纸

本发明专利技术提供了对结构化专用集成电路器件进行可编程断电的方法和装置。结构化专用集成电路的可编程层中的至少一个用于提供某种编程能力，其中所述的可编程层中的至少一个可在两个或少量备选功能之间频繁提供这种编程能力。

【技术实现步骤摘要】

0001本专利技术一般涉及结构化专用集成电路(“ASIC”)，更具体地，是涉及对这种结构化ASIC进行可编程断电的方法和装置。
技术介绍
0002所谓的结构化专用集成电路有时会被用作可编程逻辑器件(“PLD”)诸如现场可编程门阵列(“FPGA”)的替代物。FPGA具有一种常规结构，这种结构包括很多相同的逻辑电路块(block)、很多寄存器、以及很多其他类型的电路块，例如I/O块、RAM块、DSP块、PLL/DLL块等等。这些不同的电路是可编程的，以便执行多种不同工作中的任何工作。FPGA还具有一种常规的互连结构。这种结构是可编程的，以便以很多不同方式中的任何方式对该器件上的其他电路进行互连。这种FPGA的逻辑块可以是指逻辑器件，逻辑模块，自适应逻辑器件，或者自适应逻辑模块(“LE”、“LM”、“ALE”、或者“ALM”)。0003与FPGA等效的一种公知类型的结构化ASIC具有一种常规机构，该结构包括基于一种相对简单的电路块的很多实例(一种所谓的混合逻辑器件或称为“HLE”)。这种结构化ASIC通常还可包括其他块，这些块与相关FPGA上的各种专用块(例如I/O块、RAM块、PLL/DLL块等等)相似。结构化ASIC的这些常规属性体现在(至少在某种程度上)制作ASIC的掩模中的若干掩模中。因此，对于所有这种常规类型的ASIC而言，这些掩模是相同的或者基本相同的，并且它们使ASIC形成它的“结构”。其他掩模(但仅是全部掩模中的一些)被定制成使结构化ASIC具有等效于相关已编程FPGA功能的各种特定功能。例如，这些定制掩模可以配置一个HLE或者一个小型的HLE组或HLE集群(一种复杂的HLE或者称为“CHLE”)，它们所执行的功能与相关已编程FPGA中的ALE所执行的功能等效。类似地，该定制掩模可以配置一个CHLE，以执行与相关已编程FPGA中的寄存器等效的功能。这些定制掩模还可以提供ASIC上HLE、CHLE和/或其他电路块之间的互连。这些互连通常所包括的互连等效于相关已编程FPGA中可编程互连资源所提供的互连。0004因此，一个结构化ASIC通常具有很多固定层，这些固定层包括固定的半导体层和固定的金属化层，并且要增加一个或多个可编程的层(金属或者通孔，下文将会详细介绍)来实现相关已编程FPGA的设计。在这些固定层的各个结构之间是I/O部分，在特定的FPGA设计中可使用也可以不使用这些I/O部分。0005以这种方式使用此类结构化ASIC具有很多优点。例如，仅需定制ASIC掩模中的一些。这样就有利于降低ASIC的成本，并且有利于加快ASIC的设计/生产周期。这还降低了在ASIC中出现设计缺陷的风险，并且有利于制造出与相关已编程FPGA在操作性上十分近似的ASIC(例如管脚对管脚相同，时序相同或基本相同，等等)。这种方案与相关FPGA相比，另一优势在于其有利于减少ASIC中包括的电路(包括减少用于常规操作的电路)。这是因为，用于执行每个FPGAALE功能的ASIC HLE的数量与所需数量相等，但是在几乎所有的FPGA中，许多ALE很少能得到充分利用。0006若要得到等效的FPGA和ASIC，那么高效可靠地将FPGA设计转化成结构化ASIC设计(反之亦然)将是非常重要的。例如，在一个FPGA中验证了一个设计之后，可能需要将其移植到ASIC中，以便降低单位成本。又例如，可能需要利用FPGA对一个设计进行原型试验，但该设计实际上将被用于ASIC的实现。然而，在一种典型的结构化ASIC设计中，由于布线或布局限制，某些有源器件是不可用的。目前，为了降低器件中的耗散功率，应在这一不可用区域中填充进填充单元，并将这一不可用器件的所有输入端连接到一个电源。虽然这种方法可以帮助减少未用器件中的耗散功率，但是仍有少量电流作为泄漏电流流过器件。在深亚微米技术中，稳态和关断态泄漏电流会变得更高，从而对整个电源系统造成显著影响。0007因此，需要提供对结构化ASIC进行可编程断电的方法和装置，而且所述可编程断电是通过完全切断未用器件的电源来实现的，减少了泄漏电流。
技术实现思路
0008本专利技术提供了一种用于对结构化专用集成电路进行可编程断电的方法和装置。0009本专利技术依赖于结构化ASIC中的至少一个“可编程”层，该可编程层经常在两个或者少数几个备选功能之间提供某种可编程能力。根据本专利技术，这种可编程层是用于对ASIC设计中的每个逻辑模块的电源编程进行配置。这个层可以是一个金属化层，其中可用可编程连接(例如熔丝)形成或者断开该层各区段间的连接，或者该层也可以是一个半导体层，其中可利用可编程通孔形成或者断开该半导体层两侧上金属化层之间的连接。本专利技术消除了结构化ASIC上未用器件中的耗散功率，并且允许对每个逻辑模块进行独立断电，在深亚微米技术中保持低功率目标的同时实现了高性能的设计。0010根据本专利技术的一个实施例，提供了一种结构化ASIC，其包括多个基础半导体层和多个基础金属化层，其中这些基础层在第一位置处形成至少一个硬电路(hard circuit)块。在第一位置的第一金属化基础层的第一部分被配置成ASIC器件的第一全局电源总线线路。在第一位置的第二金属化基础层的第二部分被配置成至少一个硬电路块的第一局部电源总线线路。在用于为至少一个硬电路块进行可编程断电时，第三基础层的第三部分是可编程的，以对第一金属化基础层的第一部分和第二金属化层的第二部分之间的连接进行控制。附图说明0011根据下文的详细描述，本专利技术的上述优点和其他优点将变得更加明显，这些描述是结合附图进行介绍的，而且其中相同的附图标记表示相同的部件，附图中0012图1是一个简化的原理框图，示出了本领域技术人员公知的FPGA电路的一个示例性基本单元；0013图2是一个简化的原理框图，示出了结构化ASIC电路的一个示例性基本单元，用于阐明本专利技术的某些方面；0014图3是一个简化的原理框图，示出了结构化ASIC和FPGA电路的某些电路功能的等效实施方式；0015图4-9是对采用本专利技术的ASIC的各个示例性可编程互连结构的简化的透视图或者立视图；0016图10是一个简化的方框图，示出了根据本专利技术的一个ASIC上的各个HLE的示例性排列；0017图11A是一个逻辑模块的第一实施例的图形化截面图，其中该逻辑模块处于一个具有典型通孔编程层的公知ASIC器件中；0018图11B是一个逻辑模块的第一实施例的图形化截面图，其中该逻辑模块处于一个具有典型通孔编程层的本专利技术的ASIC器件中；0019图12A是一个逻辑模块的第二实施例的图形化截面图，其中该逻辑模块处于一个具有典型金属编程层的公知ASIC器件中；0020图12B是一个逻辑模块的第二实施例的图形化截面图，其中该逻辑模块处于一个具有典型金属编程层的本专利技术的ASIC器件中；以及0021图13是一个示例性系统的简化方框图，该系统采用了一个具有本专利技术可编程断电电路的集成电路器件。具体实施例方式0022下文是针对从一个特定类型的FPGA到一个特定类型的结构化ASIC移植逻辑设计来描述本专利技术的。如下参考文献中对这些类型的FPGA和结构化ASIC进行了更详细的说明2004年7月2日提交的Chua等人的美国专利申请第10/884,460号，以及2005年本文档来自技高网...

【技术保护点】
一种结构化专用集成电路器件，其包括：多个基础半导体层；和多个基础金属化层，其中所述基础层在第一位置形成至少一个硬电路块，其中在所述第一位置处的所述金属化基础层的第一层的第一部分被配置成用于所述器件的第一全局电源总线线路，其中 在所述第一位置处的所述金属化基础层的第二层的第二部分被配置成用于所述至少一个硬电路块的第一局部电源总线线路，且其中所述基础层的第三层的第三部分是可编程的，以便控制所述第一部分和第二部分之间的连接，从而对所述至少一个硬电路块进行可编程断电。

【技术特征摘要】
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【专利技术属性】
技术研发人员：潘系光，蔡家庆，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]