用于自动检测集成电路锁存器中的软错误的系统和方法技术方案

用于检测锁存器中产生的软错误的电路和方法。电路的示例性实施例包括级联的锁存器模块，每个锁存器具有比较器，并且最后的锁存器比较器的输出代表该锁存器模块的奇偶校验位。该电路进一步包括用于存储组奇偶校验位的锁存元件和用于组奇偶校验位和存储的奇偶校验位的比较器。锁存器软错误通过监控来自奇偶校验位比较器的输出来检测，其当锁存器模块奇偶校验位改变状态时发信号表示错误。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及集成电路中的锁存电路。更具体的说，本专利技术涉及用于检测软错误出现的系统和方法，这些软错误引起锁存器不正确地改变状态，并由此发出不正确的数据值。
技术介绍
VLSI芯片的技术形成部分地受相邻器件之间的平均器件间距(L)尺寸的限定。随着每个新技术形成，L连续降低了约30％，同时需要器件尺寸缩减。在器件尺寸降低的同时，在电路中开关晶体管器件或保持存储器件中的电压所需的电荷量也出现减少。对于存储信息的电路例如锁存器、静态随机存取存储器(SRAM)单元、或动态随机存取存储器(DRAM)单元来说，在芯片操作期间保持正确信息的能力是极为重要的。例如，目前制造的半导体产品主要包括相继0.25μm、0.18μm、和0.13μm的技术形成。引人注目的是，在0.25μm技术形成SRAM中代表单个数据位的电荷量比0.13μm形成SRAM中所使用的大大约16倍。随着这种趋势的继续，有必要改善用于感测(“读出”)、存储(“写入”)、和保护存储器件的装置和方法。即使对于0.13μm的技术形成来说，用于开关存储器件的电荷(开关电荷)的量也足以保证在正常芯片操作下正确地读出和写入数据。然而，开关电荷十分低以至于保护锁存器、SRAM、DRAM和其他存储器件免受破坏变得至关重要。这部分是由于几种普通辐射源可以产生超过开关电荷的荷电水平的事实。例如，众所周知，质子、中子、α粒子(包括两个质子和两个中子的原子核)、和周围环境中的宇宙辐射在撞击VLSI芯片时会在器件中产生相当多的电荷。在用于制造芯片的材料例如塑料、金属和玻璃中，常常发现微量的放射性元素，其作为内含杂质自然地存在。因此这类放射性元素可以混入包括VLSI芯片的电路或器件中。当放射性衰变时，这类元素可以发射诸如α粒子之类的辐射，其会在撞击芯片中的硅之后产生大的移位电荷的痕迹。虽然可以通过仔细监控材料制造来降低放射性杂质的水平，但是需要增加费用。另外，其他的辐射源更难以避免。对VLSI芯片来说宇宙射线是主要的损伤辐射源，并且在周围环境中到处存在。由于它们起源于宇宙并且它们能穿透物质，因此不能防止宇宙射线撞击在位于普通办公大楼、工厂、家庭、车辆和其他公共工作场所中的机器中工作的芯片。宇宙辐射的单个撞击事件可以容易地产生可与存储器件中建立的当前开关电荷水平相比较的电荷量，由此使得它们容易受到数据保存中的错误的影响。这种“软错误”并不会对芯片的电路造成永久损伤，但是会破坏保存在器件中的数据，并且使得有必要对器件进行重新编程以校正该错误。例如，在辐射撞击后通过过量的注入电荷无意导通的硅晶体管可能对存储节点进行放电，其接着将必须被重新充电。在VLSI芯片中存在可以存储数据的几个区域，它们易受软错误的影响，具体来说包括用于保持芯片上熔丝的状态的锁存器。芯片上熔丝是一般可以通过断开熔丝中的导线的破坏性方法来永久地且不可逆转地设置的器件。当熔丝熔断时，它变得不导电，因此状态对应于逻辑1。如果熔丝不熔断，则逻辑状态对应于逻辑0。每个熔丝的状态可以通过该熔丝的输出线被读入熔丝锁存器中。图1示出了用于存储一个数据位例如相邻熔丝的状态的典型锁存器。熔丝锁存器1包括两个耦接的反相器6和7，其通过线4和负载3连接到熔丝2。当负载3的晶体管导通时，熔丝2的状态存储在节点5。例如，如果锁存器1被预置成节点5等于逻辑1，则熔丝2熔断，并且当负载3导通时，节点5变成逻辑状态1。在来自节点5的信号(逻辑1)进入反相器6之后，它在节点8处输出为逻辑0。随后，如果通过反相器7输出节点8，则在节点5处恢复逻辑1值。照这样，节点5总是读取逻辑1并且节点8总是读取逻辑0。为了保证保存正确的锁存器状态，可以在给VLSI芯片加电期间在熔丝锁存器中执行存取和设置熔丝数据。在芯片操作期间，这可以持续相当于1024个机器周期的间隔，如果软错误出现在给定的锁存器中，则该锁存器将在正在进行的芯片操作期间保持错误状态。这样，在操作期间在熔丝锁存器中产生的软错误可能保持未校正长达1024个周期，结果导致与锁存器有关的器件或电路将发生故障的可能性增加。解决该问题的一种方式是设计锁存器，其抵抗或避免由诸如宇宙辐射之类的事件影响所引起的转变。相关技术的实例包括软错误容许锁存器和锁存电路，其在美国专利No.6,380,781和6,366,132中被讨论。在前一参考中，锁存电路中晶体管的几何形状被修改了，包括掺杂的硅源极/漏极(S/D)区域的相对尺寸减小。在该方法中，打算减小由电离辐射引起软错误的可能性，因为已知S/D区域中的辐射撞击结果导致产生使器件翻转的电荷的可能性更高，这例如与多晶硅栅极区域相反。然而，正如本领域的技术人员所公知的，对于给定的电路元件尺寸，S/D区域不能在不对器件或电路性能产生不利影响的情况下急剧地减小，因此实际器件中的S/D区域仍将占据足够的易受辐射影响的区域。在后一参考中，给出了这样的实例大量的附加电路加到每个锁存器上以防止软错误传送到芯片的外部电路。然而，在许多器件密度高的芯片设计中，可能难以给每个锁存器增加这样大量的电路。就DRAM芯片来说尤其如此。或者，可以通过频繁读出锁存器信息来减小锁存器中出现的软错误的不利影响，以便使这些错误保持未校正的周期最小化。然而，对于可以存取永久写入的熔丝数据的状态的熔丝锁存器来说，频繁的数据读出可能会引起过量电流经过包含完整的或未完全熔断的熔丝的区域。另外，读操作期间施加的电压可以改变熔断的熔丝特性，导致存取数据时出错的可能性增加。持续地从芯片内熔丝锁存器中的熔丝中读出熔丝信息还可能降低芯片性能。鉴于上述问题，将认识到相当需要改进的方法来校正锁存器中的软错误。
技术实现思路
本专利技术的实施例提供用于检测和校正软错误的电路，尤其是锁存器中的。这提供及时地校正软错误的可能性，而不需要频繁地读取锁存器。本专利技术的优选实施例包括锁存电路，该锁存电路在软错误出现时产生错误信号，并且在这时仅通过外部复位和读出操作来保持询问，因此强有力地限制了电流经过熔丝和熔丝锁存器的必然事件的数量。这可以通过在包含连接熔丝锁存器的组的电路内嵌入奇偶检验位来实现，其提供发信号表示软错误出现的方法。另外公开的本专利技术的实施例提供自动复位并且读出产生软错误的局部锁存器模块而不需要读取整个芯片的所有锁存器的方法。使用奇偶检验位来发信号表示熔丝盒内的软错误允许在不存取芯片内的其他组的情况下执行局部校正操作。本专利技术的另一实施例涉及用于使锁存器中的软错误对整个芯片操作的影响最小化的方法。本专利技术通过提供下述方法来实现上述在软错误产生时自动检测软错误、确定该错误的熔丝盒位置、以及在软错误出现之后以适当的间隔执行局部读取以校正错误组，这样锁存器模块的重读取使对其他芯片操作的影响减到最小。附图说明图1是示出已知的熔丝锁存电路的相关技术的示意图。图2是示出根据本专利技术实施例的熔丝锁存器和比较器的示意图。图3是示出根据本专利技术实施例的第二熔丝锁存器和比较器的示意图。图4是示出根据本专利技术实施例的用于错误检测的熔丝盒奇偶校验位的示意图。图5示出根据本专利技术实施例的用于确定奇偶校验位翻转的比较器。图6是根据本专利技术实施例的锁存器模块电路的示意图。图7是示出根据本专利技术实施例的事件顺序的图，包括错误检测、锁存器模块复位、和重读取。图8示出根据本发本文档来自技高网...

【技术保护点】
一种锁存器模块，包括：（ａ）多个级联的锁存单元，每个锁存单元包括锁存器和比较器；（ｂ）奇偶校验位锁存器，其与该多个级联的锁存单元的最后一个的比较器连接；和（ｃ）奇偶校验位比较器，其与奇偶校验位锁存器和该多个锁存单元的 最后一个的比较器进行通信。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：R施奈德尔，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]