在用于生成多个输出时钟信号的时钟发生器中，提供了一种用于在存在从ＰＬＬ提供给时钟发生器的抖动输入时钟时，将时钟发生器同步到输入参考时钟的装置和方法。时钟发生器和ＰＬＬ每个都具有比率相同的除法器。该装置包括同步器（２０５）和状态机（２１０）。同步器接收输入参考时钟和抖动输入时钟，以及从输入参考时钟和抖动输入时钟生成相对于抖动输入时钟的同步输入时钟信号。状态机接收同步输入时钟信号和抖动输入时钟，使用抖动输入时钟来与同步输入时钟信号同步，并且当抖动输入时钟具有最大到预定最大数量的时钟宽度的抖动时禁止重同步操作。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总地涉及时钟发生器，更具体而言，涉及用于在存在抖动时钟源时使时钟发生器同步的方法和装置。
技术介绍
在设计数字集成电路(IC)时，经常需要从低频参考时钟创建高频时钟。通常，数据以参考频率进入IC，但是IC中的逻辑需要以高得多的频率被时钟驱动。一般使用锁相环(PLL)来获得较高频的时钟。例如，在IC中，采用时钟发生器块，其参考(或锁定到)PLL中的除法器状态，以正确地对时钟发生器定相。当不能从PLL外部观察PLL除法器状态时，这种对时钟发生器同步/定相的装置就变得很困难。PLL的除法器状不可观察的典型情形可能发生在当人们从供应商处购买PLL时。供应商提供预先布图的硅部件，其中所有的PLL组件都被优化和调试，以便被放置在专用集成电路(ASIC)设计中。直观上，将数据同步到PLL时钟的相位之一看上去是一件容易的事，但是由于PLL相对于输入参考时钟具有时间抖动或漂移(此后称为“抖动”)，会出现问题。这种时间抖动一般很小。但是，抖动导致同步器基于参考频率和来自PLL的高频时钟之间的瞬时相位差而周期性地对时钟发生器状态机重定相。因此，希望有用于在存在抖动时钟源时使时钟发生器同步的方法和装置，这是很有益的。
技术实现思路
本专利技术解决了现有技术中的这些和其他缺陷及缺点，本专利技术涉及用于在存在抖动时钟源时同步时钟发生器的方法和装置。根据本专利技术的一个方面，在用于生成多个输出时钟信号的时钟发生器中，提供了一种用于在存在从锁相环(PLL)提供给时钟发生器的抖动输入时钟时，将时钟发生器同步到输入参考时钟的装置。时钟发生器和PLL的每个都具有比率相同的除法器。该装置包括同步器和时钟发生器状态机。同步器用于接收输入参考时钟和抖动输入时钟，以及用于从其生成相对于抖动输入时钟的同步输入时钟信号。时钟发生器状态机用于接收同步输入时钟信号和抖动输入时钟，用于使用抖动输入时钟来与同步输入时钟信号同步，以及用于当抖动输入时钟具有最大到预定最大数量的时钟宽度的抖动时禁止重同步操作。根据本专利技术的另一方面，在用于生成多个输出时钟信号的时钟发生器中，提供了一种用于在存在从锁相环(PLL)提供给时钟发生器的抖动输入时钟时，将时钟发生器同步到输入参考时钟的方法。时钟发生器和PLL的每个都具有比率相同的除法器。输入参考时钟和抖动输入时钟被接收。从其生成相对于抖动输入时钟的同步输入时钟信号。通过使用抖动输入时钟来与同步输入时钟信号同步。当抖动输入时钟具有最人到预定最大数量的时钟宽度的抖动时，重同步操作被禁止。结合附图阅读下面对示例性实施例的详细描述，将更加清楚本专利技术的这些以及其他方面、特征和优点。附图说明根据下面的示例性附图可以更好地理解本专利技术，其中图1示出了根据本专利技术的说明性实施例，其中可应用本专利技术的示例性锁相环(PLL)系统的框图；图2示出了根据本专利技术的说明性实施例，进一步说明图1的时钟发生器120的框图；图3示出了根据本专利技术的说明性实施例的时钟发生器状态机的状态图；图4示出了根据本专利技术的说明性实施例，图1的系统100中的信号的时序图；并且图5示出了根据本专利技术的说明性实施例的用于在存在抖动时钟源时使时钟发生器同步的流程图。具体实施例方式本专利技术涉及用于在存在抖动时钟源时使时钟发生器同步的方法和装置。有益地，本专利技术提供了用于当时钟发生器使用相对于参考时钟被长期锁定但在短期内漂移的时钟时，将时钟发生器同步到输入参考时钟的装置和方法。即，本专利技术提供了用于将数字系统中的时钟发生器与外部PLL生成时钟同步的装置和方法。本专利技术解决了这样的问题，其中当人们需要利用PLL中的除法器对时钟发生器正确地定相，但是PLL的内部时钟除法器信号不可观察或不可获得时，PLL被用来从低频时钟生成高频时钟。本说明书说明了本专利技术的原理。因此应当理解，本领域的技术人员将能够设计体现了本专利技术的原理并且被包括在其精神和范围内的各种布置，虽然这些布置没有在这里明确地描述或示出。这里记载的所有示例和有条件的语言都是用于教导目的，以便帮助读者理解本专利技术的原理和专利技术人对本领域作出贡献的概念，并且应当被理解为不受限于这些具体记载的示例和条件。此外，这里记载了本专利技术的原理、方面和实施例的所有叙述及其具体示例都意图包括其结构和功能上的等同物。此外，这些等同物意图包括当前已知的等同物以及将来开发的等同物，即执行相同功能的任何被开发的元件，不论结构如何。因此，例如，本领域的技术人员应当理解，这里提供的框图代表了体现本专利技术原理的说明性电路的概念图。类似地，应当理解，任何流程图、流图、状态转换图、伪代码等都代表了本质上可以在计算机可读介质中表现并因而由计算机或处理器执行的的各种过程，不论所述计算机或处理器是否被明确地示出。可以通过使用专用硬件和结合适当软件能够执行软件的硬件来提供图中所示各种元件的功能。当由处理器提供时，可以通过单个专用处理器、单个共享处理器或通过多个个体处理器(其中的一些可以是共享的)来提供所述功能。此外，术语“处理器”或“控制器”的使用不应当被理解为绝对地指能够执行软件的硬件，而是可以隐含地包括但不限于数字信号处理器(“DSP”)硬件、用于存储软件的只读存储器(“ROM”)、随机访问存储器(“RAM”)，以及非易失性存储装置。也可以包括其他传统的和/或定制的硬件。类似地，图中所示的任何开关都仅是概念性的。通过程序逻辑、通过专用逻辑、通过程序控制和专用逻辑的交互，甚至通过手工，都可以执行它们的功能，具体的技术可由实现者在从上下文更明确地理解之后进行选择。应当理解，对于这里公开的一些元件，为了简明起见，这里没有提到其没被用来实现本专利技术的某些已知输入和输出。例如，当本专利技术不需要时，可以不提到诸如置位和/或复位之类的寄存器输入，以及诸如Q反等寄存器输出。当然，本专利技术包括多种等同物，例如在输出后串联添加两个反相器以获得相同的输出。本专利技术包括相关领域的普通技术人员容易想到的这些和其他等同物。在其权利要求中，被表达为用于执行特定功能的装置的元件意图包括执行该功能的任何方式，例如a)执行该功能的电路元件组合，或b)任何形式的软件与用于执行该软件来执行该功能的适当电路，所述软件包括固件、微代码等等。由这些权利要求限定的本专利技术基于这样的事实，即所记载的各种装置提供的功能以这些权利要求要求的方式被组合在一起。因而，申请人认为可以提供那些功能的任何装置都与这里示出的装置等同。返回图1，标号100总地指示可以应用本专利技术的示例性锁相环(PLL)系统。系统100包括输入寄存器(input register)105、参考时钟110、锁相环(PLL)115、时钟发生器120和传入寄存器125。输入寄存器105包括D输入、时钟输入，和Q输出。传入寄存器125包括D输入、时钟输入，和Q输出。到系统100的输入在信号通信中与输入寄存器105的D输入连接。到系统100的输入用于接收非同步数据。参考时钟110的输出在信号通信中与输入寄存器105的时钟输入、PLL 115的输入以及时钟发生器120的第一输入连接。参考时钟110的输出这里也称为“1x_CLK_IN”和“原始参考时钟”。PLL 115的输出在信号通信中与时钟发生器120的第二输入连接。PLL 115的输出这里也称为N*CLK_IN。输入寄存器105的Q输出在信号本文档来自技高网...
【技术保护点】
一种时钟发生器，包括：同步器（２０５），用于接收输入参考时钟和抖动输入时钟，以及用于从所述输入参考时钟和抖动输入时钟生成相对于所述抖动输入时钟的同步输入时钟信号；以及时钟发生器状态机（２１０），用于接收所述同步输入时钟信号和所述抖动输入时钟，用于使用所述抖动输入时钟来与所述同步输入时钟信号同步，以及用于当所述抖动输入时钟具有最大到预定最大数量的时钟宽度的抖动时，禁止重同步操作。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：格布里尔阿尔佛雷德艾德，
申请(专利权)人：汤姆逊许可证公司，
类型：发明
国别省市：FR[法国]
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