一种开环运放电路制造技术

本发明专利技术涉及一种开环运放电路。该开环运放电路包括：主电路和辅助电路，其中，主电路包括：第一差分晶体管，包括第一晶体管和第二晶体管；第一负载电阻；以及第二负载电阻，其中，第一晶体管的第一端和第二晶体管的第一端分别连接第一输入端和第二输入端，第一晶体管的第二端与第二晶体管的第二端相互连接，第一晶体管的第三端和第二晶体管的第三端分别与第一负载电阻和第二负载电阻连接并分别作为开环运放电路的第一输出端和第二输出端，其中，辅助电路连接在主电路的第一输入端和第二输入端之间，以使得开环运放电路的第一输出端和第二输出端之间的等效跨导的相对恒定的方式而构成。根据本发明专利技术，能够提供一种高线性度的开环运放电路。开环运放电路。开环运放电路。

【技术实现步骤摘要】
一种开环运放电路


[0001]本专利技术涉及电子电路领域，特别是涉及一种高线性度的开环运放电路。

技术介绍

[0002]随着深亚微米工艺技术的不断发展进步，在保证电路性能的情况下低功耗成为当前运放的设计重点。传统的开环运放结构在电源电压一定的情况下，随着输入摆幅不断增大，管子的等效跨导会不断偏离线性区，进而会使得开环运放的线性度受到影响，影响整个系统的性能。
[0003]因而改善开环运放电路的线性度成为要解决的问题，希望提出一种具有高线性度的开环运放电路。

技术实现思路

[0004]鉴于上述问题，本专利技术旨在提供一种高线性的开环运放电路。
[0005]本专利技术的一方面的开环运放电路，包括：主电路，所述主电路包括：
[0006]第一差分晶体管，包括第一晶体管和第二晶体管；
[0007]第一负载电阻；以及
[0008]第二负载电阻，
[0009]其中，所述第一晶体管的第一端和所述第二晶体管的第一端分别连接第一输入端和第二输入端，
[0010]所述第一晶体管的第二端与所述第二晶体管的第二端相互连接，
[0011]所述第一晶体管的第三端和所述第二晶体管的第三端分别与所述第一负载电阻和所述第二负载电阻连接并分别作为所述开环运放电路的第一输出端和第二输出端，其特征在于，所述开环运放电路进一步包括：
[0012]辅助电路，连接在所述第一输入端和所述第二输入端之间，以使得所述第一输出端和所述第二输出端之间的等效跨导的变化减小的方式而构成。r/>[0013]可选地，所述辅助电路包括：
[0014]第二差分晶体管，包括第三晶体管和第四晶体管；
[0015]第一耦合电路，包括第一电容和第三负载电阻；以及
[0016]第二耦合电路，包括第二电容和第四负载电阻。
[0017]可选地，所述第一电容和所述第三负载电阻的连接点作为所述第三晶体管的输入，
[0018]所述第二电容和所述第四负载电阻的连接点作为所述第四晶体管的输入。
[0019]可选地，所述第三晶体管的第一端和所述第四晶体管的第一端分别连接所述第一耦合电路中的所述第一电容与所述第三负载电阻的连接点、所述第二耦合电路中的所述第二电容与所述第四负载电阻的连接点，
[0020]所述第三晶体管的第二端与所述第四晶体管的第二端分别接地，
[0021]所述第三晶体管的第三端和所述第四晶体管的第三端分别与所述开环运放电路的所述第一输出端和所述第二输出端连接。
[0022]可选地，所述第一晶体管和所述第二晶体管具有相同的电气性能参数，
[0023]所述第三晶体管和所述第四晶体管具有相同的电气性能参数。
[0024]可选地，所述第一电容器和所述第二电容器具有相同的电容值，
[0025]所述第三负载电阻和所述第四负载电阻具有相同的电阻值。
[0026]可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为MOS晶体管。
[0027]可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为NMOS晶体管。
[0028]可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为PMOS晶体管。
[0029]可选地，所述第一晶体管的栅极连接第一输入端，所述第一晶体管的漏极接所述第一负载电阻的一端，并作为所述开环运放电路的第一输出端，所述第一晶体管的源极与所述第二晶体管的源极相互连接，
[0030]所述第二晶体管的栅极连接第二输入端，所述第二晶体管的漏极连接所述及第二负载电阻的一端，作为所述开环运放电路的第二输出端，
[0031]所述第一电容器的一端连接到所述第一输入端，所述第一电容器的另一端和所述第三晶体管的栅极连接，所述第一电容器和所述第三晶体管的连接点和所述第三负载电阻的一端连接，
[0032]所述第三晶体管的源极接地，所述第三晶体管的漏极和所述第一晶体管的漏极相连，
[0033]所述第二电容器的一端与所述第二输入信号端连接，所述第二电容器的另一端和所述第四晶体管的栅极连接，所述第二电容器的另一端和所述第四晶体管的连接点和所述第四负载电阻的一端连接，
[0034]所述第三负载电阻的另一端和所述第四负载电阻的另一端连接相同的偏置电压，
[0035]所述第四晶体管的源极接地，所述第四晶体管的漏极和所述第二晶体管的漏极连接。
[0036]如上所述，根据本专利技术的开环运放电路，通过在主电路的基础上，增加辅助电路，总等效跨导在同样的输入摆幅情况下更加平坦，由此能够提高开环运放的线性度，能够使得输出信号更加线性，进而能够使得运放电路的有效位数做的更高。
附图说明
[0037]图1是表示现有技术的开环运放电路的电路结构的示意图。
[0038]图2是表示现有技术的开环运放电路的等效跨导的示意图。
[0039]图3是表示本专利技术一实施方式的开环运放电路的电路结构的示意图。
[0040]图4是表示在主电路上增加辅助电路之后的开环运放电路的等效跨导的变化的示意图。
具体实施方式
[0041]下面介绍的是本专利技术的多个实施例中的一些，旨在提供对本专利技术的基本了解。并不旨在确认本专利技术的关键或决定性的要素或限定所要保护的范围。
[0042]出于简洁和说明性目的，本文主要参考其示范实施例来描述本专利技术的原理。但是，本领域技术人员将容易地认识到，相同的原理可等效地应用于所有类型的可开环运放电路并且可以在其中实施这些相同的原理，以及任何此类变化不背离本专利申请的真实精神和范围。
[0043]而且，在下文描述中，参考了附图，这些附图图示特定的示范实施例。在不背离本专利技术的精神和范围的前提下可以对这些实施例进行电、机械、逻辑和结构上的更改。此外，虽然本专利技术的特征是结合若干实施/实施例的仅其中之一来公开的，但是如针对任何给定或可识别的功能可能是期望和/或有利的，可以将此特征与其他实施/实施例的一个或多个其他特征进行组合。因此，下文描述不应视为在限制意义上的，并且本专利技术的范围由所附权利要求及其等效物来定义。
[0044]诸如“具备”和“包括”之类的用语表示除了具有在说明书和权利要求书中有直接和明确表述的单元(模块)和步骤以外，本专利技术的技术方案也不排除具有未被直接或明确表述的其它单元(模块)和步骤的情形。
[0045]图1是表示现有技术的开环运放电路的电路结构的示意图。
[0046]如图1所示，现有技术的开环运放电路包括：第一晶体管M1和第二晶体管M2；第一负载电阻R1和第二负载电阻R2；以及尾电流Is。
[0047]其中，第一晶体管M1的栅极连接第一输入端VIP，第一晶体管M1的漏极连接第一负载电阻R1的一端，并作为开环运放电路的第一输出端DN。第一晶体管M1的源极连接第二晶体管M2的源极，两者的连接点和尾电流Is相接于节点Vs。第二晶体管M2的栅极连接第二输入端VIN，第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种开环运放电路，包括：主电路，所述主电路包括：第一差分晶体管，包括第一晶体管和第二晶体管；第一负载电阻；以及第二负载电阻，其中，所述第一晶体管的第一端和所述第二晶体管的第一端分别连接第一输入端和第二输入端，所述第一晶体管的第二端与所述第二晶体管的第二端相互连接，所述第一晶体管的第三端和所述第二晶体管的第三端分别与所述第一负载电阻和所述第二负载电阻连接并分别作为所述开环运放电路的第一输出端和第二输出端，其特征在于，所述开环运放电路进一步包括：辅助电路，连接在所述第一输入端和所述第二输入端之间，以使得所述第一输出端和所述第二输出端之间的等效跨导的变化减小的方式构成。2.如权利要求1所述的开环运放电路，其特征在于，所述辅助电路包括：第二差分晶体管，包括第三晶体管和第四晶体管；第一耦合电路，包括第一电容和第三负载电阻；以及第二耦合电路，包括第二电容和第四负载电阻。3.如权利要求2所述的开环运放电路，其特征在于，所述第一电容和所述第三负载电阻的连接点作为所述第三晶体管的输入，所述第二电容和所述第四负载电阻的连接点作为所述第四晶体管的输入。4.如权利要求3所述的开环运放电路，其特征在于，所述第三晶体管的第一端和所述第四晶体管的第一端分别连接所述第一耦合电路中的所述第一电容与所述第三负载电阻的连接点、所述第二耦合电路中的所述第二电容与所述第四负载电阻的连接点，所述第三晶体管的第二端与所述第四晶体管的第二端分别接地，所述第三晶体管的第三端和所述第四晶体管的第三端分别与所述开环运放电路的所述第一输出端和所述第二输出端连接。5.如权利要求2所述的开环运放电路，其特征在于，所述第一晶体管和所述第二晶体管具有相同的电气性能参数，所述第三晶体管和所述第四晶体管具有相...

【专利技术属性】
技术研发人员：周立人，管逸，
申请(专利权)人：上海韬润半导体有限公司，
类型：发明
国别省市：