在以第１电压电平动作的Ｉ↑［２］Ｃ总线和以第２电压电平动作的Ｉ↑［２］Ｃ总线之间插入多个晶体管，将至少一个晶体管的主控制电极与第１电源端子连接，通过按照处于第１电压电平和第２电压电平的中间电平的方式连接至少一个晶体管的主控制电极，从而降低Ｉ↑［２］Ｃ总线的双向电平移位电路中对晶体管的耐压要求。从而能够在Ｉ↑［２］Ｃ总线的双向电平移位电路中采用源极.栅极／源极.漏极间的耐压低的ＭＯＳ晶体管的结构。
【技术实现步骤摘要】
本专利技术涉及能在多个设备间双向进行发送以及接收的通信的双向总 线系统，尤其涉及使用于I2C总线的双向总线系统的双向电平移位电路。
技术介绍
菲利普公司制定的I2C总线被使用于控制各种LSI (大规模集成电路) 的系统中。近年来，制定了通过高速的数字基带通信将数字电视或DVD (数字多用途光盘)设备之间连接的HDMI (High Definition Multimedia Interface)接口标准(非专利文献1)。按照HDMI接口标准，在发送侧 和接收侧交换显示信息的信号线即DDC (DisplayDate Channel)中采用电 源电压5V的I2C总线，在通信高速的图像以及声音数字数据的TMDS (Transition Minimized Differential Signaling)信号线中使用电源电压3.3V 的差动电流模式的信号线。因此，在搭载有HDMI接口的设备中，较多成为混载有3.3V电源的 LSI和5V电源的LSI的系统，需要将控制微机等输出的3.3V的DDC信 号向HDMI标准的5V用的DDC信号转换的双向电平移位电路的情况较 多。在此，通过使用菲利普公司制定的fC总线说明书版本2.1 (非专利文 献2)和日本特公表2004—506979 (专利文献1)中所记载的I2C的电平 移位电路，可连接3.3V系统的I2C总线和5V系统的I2C总线。在此，参照图6，对在非专利文献2中记载的双向电平移位电路的动 作进行说明。图6的双向电平移位电路中，通过3.3V的电源电压VDD1 动作的I2C总线611 (由串行数据线SDA1和串行时钟线SCL1构成)经 由在半导体装置69内包含的一对N型MOS晶体管68，与通过5V的电 源电压VDD2动作的I2C总线612(串行数据线SDA2和串行时钟线SCL2 构成)连接，该一对N型MOS晶体管68的各栅极端子与上述3.3V电源VDD1连接。此外，3.3V侧的I2C总线信号线611以及5V侧的I2C总线 信号线612分别经由上拉(pull up)电阻Rpl以及Rp2与3,3V电源VDDl 以及5V电源VDD2连接。在此，参照编号61是输入第1电压电平的第1 电源端子，62是以第1电压电平动作的第1信号端子，64是以第2电压 电平动作的第2信号端子。在此，首先说明从3.3V侧的fC总线611向5V侧fC总线612通信 时的动作。3.3V侧的信号为H (高)电平的逻辑值即3.3V时，各N型 MOS晶体管68的栅极一源极间电压Ves小于阈值电压，N型MOS晶体 管68处于截止状态。因此，5V侧的信号通过上拉电阻Rp2成为H电平 的逻辑值5V。反过来，在3.3V侧的信号为L (低)电平的逻辑值OV时， N型MOS晶体管68的栅极一源极间电压V(3s被施加阈值电压以上的电压， N型MOS晶体管68处于导通状态。因此，可将5V侧降低到L电平。接下来，说明从5V侧I2C总线612向3.3V侧的I2C总线611通信时 的动作。5V侧的信号为H电平的逻辑值即5V时，各N型MOS晶体管 68的栅极一源极间电压VM小于阈值电压，N型MOS晶体管68处于截止 状态。因此，3.3V侧的信号通过上拉电阻Rpl成为H电平的逻辑值3.3V。 反过来，在5V侧的信号为L电平的逻辑值0V时，N型MOS晶体管68的栅极一源极间电压Vc;s被施加阈值电压以上的电压，晶体管处于导通状态。因此，可将3.3V侧降低到L电平。由此，图6所示的非专利文献2中所记载的双向电平移位电路通过线 与(wired and)连接电源电压与3.3V侧的I2C总线不同的5V侧的I2C总 线，在其之间可进行双向通信。此外，作为该电路结构的优点，具有在同 时施加3.3V侧的电源VDDl和5V侧的电源VDD2的状态下，在各N型 MOS晶体管68的栅极一源极间Vcs以及栅极漏极间V(jp只施加小于两个 电源电压的差电压的电压的特征。因此，可降低所使用的N型MOS晶体 管68的栅极一源极间以及栅极一漏极间的耐压，即使3.3V和5V间的电 平移位电路也能由具有3.3V的栅极一源极间以及栅极漏极间耐压的N型 MOS晶体管构成。专利文献l:日本特公表2004 — 506979非专利文献1: HDMI版本1.3标准书非专利文献2: fC总线说明书版本2.1但是，在图6所示的非专利文献2中记载的现有的双向电平移位电路中，在3.3V侧的电源VDD1断电(power down)为0V时，持续施加5V 侧的电源的状态下，存在在N型MOS晶体管68的栅极一漏极间施加5V 的V⑨的问题。因此，在图6的现有的双向电平移位电路中，在施加5V 侧的电源的状态下，且3.3V侧的电源断电为0V的使用状态下，需要使用 栅极一源极间以及栅极一漏极间的耐压为5V以上的栅极氧化膜压的N型 MOS晶体管。另一方面，进行HDMI的TMDS信号那样的GHz级(order)的高速 动作的过程中，存在下述问题，即采用栅极长度小于110 130nm的非常 细微的CMOS，或者使用SiGe—HBT (Heterojunction Bipolar Transistor) 等的高频Bi—CMOS，很难将采用3.3V电源的超高速TMDS信号和采用 5V电源的DDC信号间的电平移位电路内置于一个半导体装置内。
技术实现思路
鉴于上述课题，本专利技术的目的在于提供一种，使用栅极/源极间以及栅 极/漏极的耐压为3.3V的栅极氧化膜压的N型MOS晶体管或者具有3.3V 耐压的双极结晶体管作为在3.3V的低压侧I2C总线和5V的高压侧I2C总 线之间连接的ON/OFF控制用晶体管，即使在3.3V侧的电源断电为0V时， 持续施加5V侧电源的状态下，也没有问题的I2C总线用的双向电平移位 电路。并且本专利技术的目的在于能够将采用3.3V电源的超高速的TMDS信 号和采用5V电源的DDC信号间的双向电平移位电路内置于一个半导体装 置内。为了实现上述目的，本专利技术相关的双向电平移位电路，使用于能在多 个设备间双向进行发送以及接收通信的总线系统中，具备在使用第1电压 电平来进行双向通信的第1信号线、和使用电压比第1电压电平高的第2 电压电平来进行双向通信的第2信号线之间连接的半导体装置，半导体装 置，具备在第1信号线和第2信号线之间连接的多个ON/OFF控制用晶体 管。上述多个ON/OFF控制用晶体管的至少一个的控制端子与输入上述第 1电压电平的第1电源端子连接，并且除此之外的上述多个ON/OFF控制用晶体管的至少一个的控制端子与上述第1电压电平和上述第2电压电平 之间的中间电压电平连接。在上述方式中，优选ON/OFF控制用晶体管的控制端子为场效应晶体 管的栅极端子或双极结晶体管的基极端子。根据本专利技术，在双向电平移位电路中，在第1电压电平和第2电压电 平上施加电压的状态下，例如向第1电压电平施加3.3V，向第2电压电平 施加5V的状态下，进行与图6的现有的电平移位电路相同的动作。另一 方面，即使在第1电压电平处于断电状态，第1电压电平为0V，第2电 压电平为5V的情况下，通过按照与第2电压电平连接的ON/OFF控制用 晶体管的控制端子成为第1电压电平和第2电压电平的中间电压的方式进 行连接，从而构成为在与上本文档来自技高网...
【技术保护点】
一种双向电平移位电路，使用于能在多个设备间双向进行发送以及接收通信的总线系统中，具备半导体装置，该半导体装置连接在使用第１电压电平来进行双向通信的第１信号线、和使用电压比所述第１电压电平高的第２电压电平来进行双向通信的第２信号线之间 ，上述半导体装置，具备连接在上述第１信号线和上述第２信号线之间的多个ＯＮ／ＯＦＦ控制用晶体管，上述多个ＯＮ／ＯＦＦ控制用晶体管的至少一个的控制端子与输入上述第１电压电平的第１电源端子连接，并且除此之外的上述多个ＯＮ／ＯＦＦ控制用晶体 管的至少一个的控制端子与上述第１电压电平和上述第２电压电平之间的中间电压电平连接。
【技术特征摘要】
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【专利技术属性】
技术研发人员：小林仁，藤井圭一，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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