可配置的时间借用触发器制造技术

为电路（如可编程逻辑器件）提供可配置的时间借用触发器。触发器可以基于可配置的延迟电路和两个锁存器，或者可以基于可配置的脉冲发生电路和单个锁存器。在基于两个锁存器的设计中，第一锁存器和第二锁存器是串联排列的。时钟信号是使用可配置的延迟电路延迟的。已经加载有配置数据的可配置存储元件可用来调节由可配置的延迟电路产生的延迟量。延迟形式的时钟信号被提供给与第一锁存器关联的时钟输入。第二锁存器的时钟输入无延迟地接收时钟信号。在基于单个锁存器的设计中，可配置的脉冲发生电路为触发器接收时钟信号，并为锁存器生成相应的时钟脉冲。

【技术实现步骤摘要】
可配置的时间借用触发器
0001本专利技术涉及集成电路如可编程逻辑器件集成电路中的触发器，且更具体地涉及有助于逻辑设计者改善电路性能的可配置的时间借用触发器(time borrowing flip-flop)。技术背景0002集成电路一般包含组合逻辑和时序逻辑。组合逻辑不包括存储 元件。给定组合逻辑电路的输出因此只由其当前输入确定。时序逻辑电 路包含存储元件，其输出反映它们输入值的过去时序。结果，时序电路 的输出由其当前输入和存储在其存储元件中的数据两者确定。0003常用时序电路存储元件包括电平敏感(level-sensitive)锁存器 和触发器。0004在电平敏感锁存器中，锁存器输出是由时钟(使能)输入的电 平控制的。当时钟为高时，锁存器输出跟踪输入的值。当时钟从高转换 为低时，锁存器的输出状态被固定在正好在转换前存在的任何值。只要 时钟为低，锁存器的输出将保持在其固定状态。0005触发器是边沿触发器件，它在使能信号(如时钟)的上升沿或 下降沿改变状态。在上升沿触发的触发器中，该触发器只在时钟的上升 沿对其输入状态进行采样。该采样值然后被保持直到时钟的下一个上升沿。0006基于触发器的逻辑电路通常优于基于锁存器的电路，原因是触 发器的边沿触发性质强加的规则性使电路的时序行为的建模相对简单明 了，因此简化设计。0007然而，在传统的基于触发器的逻辑电路中，时钟频率通常必须 降得足够低以适应与电路的最慢组合逻辑路径相关的延迟。即使快速逻 辑路径中的电路在比慢速逻辑路径少的时间内产生有效信号，该信号也一直到下一个时钟脉冲的边沿到来时才被使用。尽管传统的触发器电路 强加的规则性对减化电路设计是有益的，但它会在某些情形下限制性能。0008时间借用方案已经被开发以尝试解决此问题。例如，时间借用 方案已经被开发，在该方案中，在各时钟中各种延迟被提供以馈送到电 路上的边沿触发的触发器。通过为时钟选择适当延迟，电路设计者可以 配置逻辑电路使得较慢路径中的触发器的时钟边沿被延迟。这允许时间 从快速逻辑路径中被借用，并被提供给慢速逻辑路径，以便整个电路的 时钟速度不必被降低以适应最坏情况的延迟。0009用这些传统的时间借用方案，可能难于获得最优性能，原因是 从时钟网络可获得的延迟的数目受到限制。用于改善定时性能的其它这 类方案可能在应用性方面受到限制，或要求不可接受的复杂分析。例如， 时间借用触发器己经被开发，其提供固定且相对少的时间借用量。这些 方案在许多电路中不能提供最优性能。0010期望能够提供改进的时间借用触发器电路来优化集成电路如可 编程逻辑器件上的电路性能。
技术实现思路
0011根据本专利技术，为集成电路，如可编程逻辑器件集成电路，提供可配置的时间借用触发器。所述触发器可以基于一个可配置的延迟电路 及两个锁存器，或者可以基于一个可配置的脉冲发生电路和单个锁存器。0012在基于两个锁存器的设计中，第一和第二锁存器是串联排列的。 时钟信号是使用可配置的延迟电路延迟的。延迟电路可以具有接收时钟 信号的延迟元件。延迟元件可以产生时钟信号的多个延迟形式，每个具 有各自不同的相关延迟量。时钟信号的延迟形式可以提供给多路复用器 的输入。多路复用器可以具有反相输出，该输出连接到与第一锁存器相 关联的时钟输入。0013已经加载有配置数据的可编程存储元件可以用来调节多路复用 器的状态。通过调节多路复用器，施加在第一锁存器的时钟信号上的延 迟量可得以控制。第二锁存器具有接收不通过延迟电路的时钟信号的时 钟输入。0014在基于单个锁存器的设计中，可配置的脉冲生成电路可为触发器接收时钟信号，并可以为该锁存器生成相应的时钟脉冲。可配置的脉冲生成电路可以包括逻辑门，如"与"(AND)门，其具有第一输入、 第二输入和一输出。逻辑门的输出可以被连接至锁存器的输入。0015触发器时钟信号可以并联提供给可配置的延迟电路、逻辑门的 第一输入。可配置的延迟电路可以包含可编程元件，这些可编程元件已 经加载有配置数据，并产生相应的静态控制信号。可配置的延迟电路也 可以包括产生时钟信号的不同延迟量的延迟元件。由静态控制信号控制 的多路复用器可用于从延迟元件中为时钟信号选择给定的延迟量。延迟 的时钟信号可以以反相形式提供给逻辑门的第二输入。可配置的宽度脉 冲在逻辑门的输出产生，并被施加到锁存器的时钟输入。0016本专利技术进一步的特征、本专利技术的性质及各种优点从附图及对优 选实施例的详细描述可以清楚看出。附图说明0017图1是根据本专利技术的一个实施例的说明性可编程逻辑器件集成 电路的图。0018图2是传统触发器的图。0019图3是说明根据本专利技术一个实施例的可配置的时间借用触发器 中时序约束定义的时序图。0020图4是说明根据本专利技术一个实施例的可配置的时间借用触发器 的时间变量定义的时序图。0021图5是说明根据本专利技术的一个实施例的触发器时间变量之间的 理想关系的曲线图。0022图6是说明在传统电路中电路中的最坏情况路径是如何限制时 钟频率的图。0023图7是根据本专利技术的一个实施例的基于两个锁存器的可配置的 时间借用触发器的图。0024图8禾H 9是说明根据本专利技术的一个实施例的带特定时间借用设 置的可配置的时间借用触发器的时间变量之间关系的曲线图。0025图IO是说明根据本专利技术的一个实施例使用可配置的时间借用触 发器如何改善图6所示类型电路的性能的图。0026图11是说明根据本专利技术的一个实施例，图6所示类型的可配置 的时间借用触发器如何工作的时序图。0027图12和13是说明根据本专利技术的一个实施例，带各种不同时间 借用设置的可配置的时间借用触发器的时间变量之间的关系的曲线图。0028图14是根据本专利技术的一个实施例的一个示例性系统环境的图， 在该示例性系统环境中，可使用包含可配置的时间借用触发器的可编程 电路。0029图15根据本专利技术的一个实施例设计和配置包含可配置的时间借 用触发器的可编程电路所涉及的示例性步骤的流程图。0030图16是根据本专利技术的一个实施例基于脉冲式锁存器的可配置的 时间借用触发器的图。0031图17是根据本专利技术的一个实施例、在图16所示类型的电路中 可以生成的示例性可配置的宽度时钟脉冲的图。0032图18、 19和20是说明根据本专利技术的一个实施例，图16所示类 型的可配置的时间借用触发器如何工作的时序图。0033图21是说明根据本专利技术的一个实施例，当图16所示类型的可 配置的时间借用触发器如图18、 19和20所示那样工作时的时间变量之 间的关系的曲线图。0034图22是根据本专利技术的一个实施例的可编程电路(如可编程逻辑 器件集成电路)上的逻辑元件中基于脉冲式锁存器的可配置的时间借用 触发器的图。0035图23和24根据本专利技术实施例的可配置的时间借用触发器电路 的图，其中多个逻辑元件输出与给定的査询表相关。具体实施方式0036本专利技术涉及使用时间借用技术改善同步逻辑电路中电路的性能。 逻辑电路可以是任何合适的集成电路的一部分。借助一个特别合适的布 置，逻辑电路和本专利技术的时间借用电路在可编程逻辑器件集成电路上实现。如果需要，逻辑电路和时间借用电路可以在传统上并不称作可编程 逻辑器件的可编程集成电路上实现，这些可编程逻辑器件如包含可编程 逻辑的微本文档来自技高网...

【技术保护点】
一种可编程逻辑器件集成电路，包括：　　　　执行定制逻辑功能的多个逻辑元件；和　　　　可配置的时间借用触发器，其具有一个触发器数据输入、一个触发器数据输出和一个接收时钟信号的触发器时钟输入，其中所述可配置的时间借用触发器包括：　　　　第一锁存器，其具有连接到所述触发器数据输入的一个数据输入，并具有一个数据输出和一个时钟输入；　　　　第二锁存器，其具有连接到所述第一锁存器的所述数据输出的一个数据输入、连接到所述触发器数据输出的一个数据输出和连接到所述触发器时钟输入的一个时钟输入；以及　　　　一个可配置的延迟电路，其具有连接到所述触发器时钟输入的一个输入，并具有连接到所述第一锁存器的所述时钟输入的一个输出，在所述第一锁存器的所述时钟输入处所述可配置的延迟电路提供可调节的所述时钟信号的延迟形式。

【技术特征摘要】
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【专利技术属性】
技术研发人员：D刘易斯，D卡什曼，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]