使用双向参考时钟的计时体系结构制造技术

一种芯片，包括：　　　　双向时钟端口，所述双向时钟端口能够被静态配置成接收或者发送时钟，其中，所述时钟将由两个或两个以上基本上相同的芯片使用。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例一般涉及集成电路领域，特别是涉及使用双向参考时钟的计时(clocking)体系结构的系统、方法和装置。
技术介绍
传统源同步计时体系结构例如可在存储系统中用于向 一个或多个 动态随机存取存储器(DRAM)设备提供参考时钟。在传统的源同步系 统中，存储控制器使用例如锁相环来产生参考时钟。然后，存储控制 器将参考时钟提供给主DRAM，该主DRAM转而将参考时钟分发给 一个或多个辅助DRAM的接收器时钟树。主DRAM接收参考时钟，并通过接收器时钟树和发射器时钟树来 传播该参考时钟。然后，参考时钟通过辅助DRAM的接收器时钟树。 各个辅助DRAM使用参考时钟来控制将数据回送给主DRAM。 一般 来说，用于控制将数据回送给主DRAM的参考时钟已经遍历存储控制 器时钟树、信道、主DRAM接收器时钟树和主DRAM发射器时钟树。据的时钟周期相差几个周期。在存在范围为(例如)100 Mhz或者更高的 电源噪声的情况下，这种时钟对数据(clock to data)的延迟失配导致明 显的抖动。对于许多应用，抖动可能使参考时钟在某些频率之上不可 用。附图说明通过附图、作为实例而不是限制来说明本专利技术的实施例，附图中， 相似的参考标号表示相似的元件。图1是图解说明根据本专利技术的一实施例实现的芯片系统的所选方 面的高级框图。图2是图解说明根据本专利技术的一实施例实现的存储系统的所选方 面的框图。图3是图解说明根椐本专利技术的一实施例、具有双向时钟端口的芯片的所选方面的框图。图4是图解说明根据本专利技术的一实施例实现的双向时钟端口的所 选方面的电路图。图5是图解说明根椐本专利技术的一实施例、使用双向参考时钟的计 时体系结构的方法的所选方面的流程图。图6A和图6B是图解说明计算系统的所选方面的框图。具体实施例方式本专利技术的实施例 一般涉及使用双向时钟端口的时钟体系结构的系 统、方法和装置。在一实施例中，系统中的至少一部分芯片包括双向 时钟端口 。双向时钟端口可配置成发送参考时钟或者接收参考时钟。在一实施例中，主芯片(例如主DRAM)分割参考时钟，并通过它的双 向时钟端口发送该参考时钟。各个辅助芯片在其双向时钟端口上接收 参考时钟，并使用它来发送数据，而无需参考时钟遍历主DRAM的发 送时钟树。如以下进一步讨论的，本专利技术的实施例提供对电源噪声引 起的抖动的更大抗扰性。图1是图解说明根据本专利技术的一实施例实现的芯片系统的所选方 面的高级框图。系统100包括以转发体系结构(repeating architecture)设 置的芯片110、 120和130。术语"转发体系结构"表示一种体系结构， 其中芯片在一个端口接收数据并从第二端口转发那个数据(的至少一 部分)。例如，芯片120在端口 126和124上接收数据，并通过分别从 端口 128和122发送该数据来将它转发。芯片120和130使用来自芯片110的参考时钟来分别从端口 122和132发送数据。在一个实施例中，至少部分通过锁相环(PLL)]12来 产生参考时钟，并将它传递到芯片120。芯片120分割参考时钟(例如 在102),并将它从双向时钟端口 140发送。在一实施例中，双向时钟 端口 140是可配置为发射器或接收器的时钟端口。在一个实施例中， 参考时钟在通过芯片120的辅助发射器128之前被分离。芯片130在双向时钟端口 142上接收参考时钟。将所接收的参考 时钟从双向时钟端口 142传递到主发射器132。芯片130使用参考时 钟来控制从主发射器132发送数据。在一实施例中，双向时钟端口 140 和142的使用会减小抖动，因为与例如传统的源同步系统中的参考时 钟通路的长度相比，减小了参考时钟通路的长度。在所示实施例中， 例如因为参考时钟不通过辅助发射器128(及其关联的时钟树)和主接 收器136(及其关联的时钟树)，所以减小了参考时钟通路的长度。图2是图解说明根据本专利技术的一实施例实现的存储系统的所选方 面的框图。存储系统200包括存储控制器210、连接器220和存储设 备230/240。在一实施例中，存储系统200包括转发体系结构。也就是 说，各存储设备转发它在主方向(例如面向存储控制器210的方向)以及 辅助方向(例如与存储控制器210背向(或反向)的方向)l妻收的数据(的 至少一部分)。存储控制器210至少部分控制存储i殳备230/240与例如一个或多 个处理器之间的数据流。在一实施例中，存储控制器210使用例如锁 相环212来提供参考时钟(例如源同步时钟)。发射器214通过例如连接 器220向存储设备230发送参考时钟。例如，连接器220是存储模块(如 双列直插存储模块(DIMM))所插入的物理连接器。主存储设备230在主接收器232上接收参考时钟。在一个实施例 中，参考时钟从参考时钟树分出来，并提供给双向时钟端口 260，以 便分发给辅助存储设备240。在一个实施例中，双向时钟端口 260配 置成向辅助存储设备240发送参考时钟。在这样一个实施例中，双向 时钟端口 262配置成接收参考时钟。在每个辅助存储i殳备240上，在双向时钟端口 262上4妄收参考时 钟。然后将参考时钟发送l^发射器244。在一实施例中，发射器244 使用参考时钟来(至少部分)控制通过例如链路246的数据发送。在一个 实施例中，链路246是存储信道中的点对点链路。在一个备选实施例 中，链路246可通过不同方式(例如作为数据网络中的链路)来实现。在所示实施例中，参考时钟绕过辅助发射器236(主存储设备230) 和主接收器248(辅助存储设备240)。参考时钟呈现更小的抖动，因为 时钟通路更短，并且通过更少的时钟树。在一实施例中，更高的数据 速率在芯片到芯片链路(例如链路246)上是可行的，因为参考时钟呈现 更小的抖动(例如比传统的源同步系统中的链路通常呈现的更小的抖 动)。存储设备230/240可以是适合于提供系统存储器的任何类型的存 储设备。例如，在一实施例中，存储设备230/240是动态随机存取存 储设备(DRAM)。在一备选实施例中，存储设备230/240可以是同步 DRAM(SDRAM)、静态随机存取存储器(SRAM)、磁随机存取存储器 (MRAM)等。在一实施例中，装置230是主DRAM,而装置240是辅助DRAM。 如上所述，在一个实施例中，在主DRAM 230的接收时钟树之后分出 来源同步时钟。然后，将这个时钟从主DRAM230上的双向时钟端口 分发到各辅助DRAM 240上的双向时钟端口 。辅助DRAM 240将该时 钟用在其发射器244中。在一实施例中，链路246呈现比传统链路更 小的抖动，因为图2所示的时钟通路比传统链路中使用的时钟通路更 短。表1说明根据本专利技术的一实施例、作为噪声的函数的抖动。如表 1所示，在一实施例中，当电源噪声接近2.5%时，抖动可减小将近50%。 在一实施例中，在将不同的PLL抖动份额加入链路时，呈现相似的趋 势。表I<table>table see original document page 9</column></row><table>图3是图解说明根据本专利技术的一个实施例、具有双向时钟端口的 本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：R·莫哈纳维卢，A·马丁，D·克斯林，J·萨尔蒙，M·乌尔拉什德，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：