提供具有易失性存储器单元的集成电路。这些存储器单元产生输出信号。这些集成电路可能是含有可编程核心逻辑的可编程逻辑器件集成电路，该可编程核心逻辑包含带有栅极的晶体管。使用核心逻辑供电电平为核心逻辑供电，该核心逻辑供电电平由核心逻辑正供电电压和核心逻辑接地供电电压限定。当装载了配置数据时，这些存储器单元产生输出信号，这些输出信号被施加于核心逻辑中的晶体管的栅极以定制该可编程逻辑器件。使用存储器单元供电电平为存储器单元供电，该存储器单元供电电平由存储器单元正供电电压和存储器单元接地供电电压限定。该存储器单元供电电平相对于该核心逻辑供电电平被提高。
【技术实现步骤摘要】
【国外来华专利技术】
0002本专利技术涉及易失性存储器单元，更具体地，涉及在集成电路 (诸如，可编程逻辑器件集成电路)上运行于提高的供电电平的易失 性存储器单元。
技术介绍
0003集成电路一般含有易失性存储器单元。典型的易失性存储器 单元基于交叉耦合的反相器(锁存器)并被用于存储数据。每一个存 储器单元可以存储数据的单个位。0004易失性存储器单元常常被用来存储可编程逻辑器件中的配置 数据。可编程逻辑器件是一种能够以较小的批量定制来实现所需逻辑 设计的集成电路。在典型的方案中，可编程逻辑器件生产商预先设计 并制造未定制的可编程逻辑器件集成电路。然后，逻辑设计者使用逻 辑设计系统设计定制的逻辑电路。该逻辑设计系统使用制造商的可编 程逻辑器件的硬件能力信息来帮助该设计者从给定的可编程逻辑器件 上的可用资源实现该逻辑电路。0005该逻辑设计系统基于逻辑设计者的定制设计创建配置数据。 当配置数据被装载到一个可编程逻辑器件的存储器单元内时，它对该 可编程逻辑器件的逻辑进行编程从而该可编程逻辑器件实现设计者的 逻辑电路。使用可编程逻辑器件可以极大地减少实现所需集成电路设 计所需要的努力。0006传统的可编程逻辑器件存储器单元使用正供电电压和接地供 电电压来供电。用于为传统的可编程逻辑器件存储器单元供电的正供 电电压典型地被称为Vcc或Vcc-core，它与被用来为可编程逻辑器件中的核心逻辑供电的供电电压相同。用于为传统的可编程逻辑器件存储 器单元供电的接地供电电压被称为VSS，它与用来为核心逻辑供电的接 地供电电压相同。0007在低Vcc值上运行的集成电路(诸如可编程逻辑器件集成电路) 优于在较高Vcc值上运行的集成电路。例如，Vcc的降低一般导致降低 的功率消耗。由于这些优点，半导体产业持续地致力于产生支持Vcc 降低的工艺和电路设计。前几代可编程逻辑器件运行于2.0伏特、1.8伏 特和1.5伏特的Vcc电平。更近的，在可编程逻辑器件中已经使用1.2伏 特的Vcc电平。预计未来的可编程逻辑器件将支持低于1.2伏特(例如U 伏特或1.0伏特)的Vcc电平。0008可编程逻辑器件中的存储器单元产生静态输出信号，这些静 态输出信号反映已被装载到这些存储器单元内的配置数据。这些静态 输出信号驱动金属氧化物半导体(MOS)晶体管的栅极。 一些晶体管 是在多路复用器和其它逻辑元件中被用作传输晶体管的N沟道金属氧 化物半导体(NMOS)晶体管。其它的晶体管是被用作选择性地断开 不用的电路块的断电晶体管的P沟道金属氧化物半导体(PMOS)晶体0009可编程逻辑器件中的NMOS传输晶体管仅在它们被足够大的 电压驱动下才会正确地工作。如果因为例如器件上的Vcc电平太低的原 因而在不足的电压电平上驱动可编程逻辑器件中的传输晶体管，则穿 过该传输晶体管的数据信号将遭受过度的电压损耗并且可能在器件上 无法被辨认为有效的逻辑信号。0010PMOS断电晶体管仅在它们可被完全断开时才令人满意地运 行。如果PMOS晶体管被不完全断开，则会产生不希望的泄露电流。0011因此需要能够提供可编程逻辑器件集成电路，其NMOS传输 晶体管和PMOS断电晶体管令人满意地运行，特别是在低核心逻辑供电 电压的运行环境下。
技术实现思路
0012根据本专利技术，提供含有核心逻辑和存储器单元的集成电路(诸 如可编程逻辑器件集成电路)。在可编程逻辑器件集成电路中，核心逻辑含有可编程逻辑，该可编程逻辑通过应用在存储器单元的输出处 产生的控制信号而被定制。可编程逻辑通过装载合适的配置数据到存 储器单元内而被编程。装载后，存储器单元产生对应于被装载的配置 数据的静态输出信号。这些静态输出信号被施加到可编程逻辑中的晶 体管的栅极上以相应地导通和断开晶体管。0013通过使用比用于为核心逻辑供电的供电电平更高的供电电平 来为存储器单元供电，核心逻辑晶体管的性能被提高。使用这种类型 的提高的供电电平布置更完全地导通晶体管以降低信号退化并且更完 全地断开晶体管以降低泄漏电流。0014存储器单元使用清除线进行清空。存储器单元使用数据线装载配置数据。地址线和地址晶体管被用于控制哪些存储器单元被装载。 与存储器单元供电电压匹配的清除信号、地址信号和数据信号被使用。0015本专利技术的更多特征、性质以及各种优点将通过附图和优选实 施例的以下详细说明中变得更加清晰。附图说明0016图l是根据本专利技术的示例性可编程逻辑器件集成电路图。0017图2是可编程逻辑器件存储器单元的传统阵列图。0018图3是传统的可编程逻辑器件存储器单元图。0019图4是根据本专利技术带有存储器单元电路的示例性可编程逻辑器件图。0020图5是根据本专利技术在集成电路诸如图4所示类型的可编程逻辑 器件集成电路中控制N沟道金属氧化物半导体传输晶体管的示例性存 储器单元图。0021图6是根据本专利技术在集成电路诸如图4所示类型的可编程逻辑 器件集成电路中控制P沟道金属氧化物半导体断电晶体管的示例性存 储器单元图。0022图7是根据本专利技术涉及在集成电路诸如可编程逻辑器件集成电 路上运行存储器单元电路的示例性步骤的流程图。0023图8是在集成电路中控制晶体管的传统存储器单元图。0024图9是根据本专利技术在集成电路中控制晶体管的存储器单元图。0025图10是根据本专利技术在集成电路中控制带有降低的阈值电压的 晶体管的存储器单元图。0026图ll是根据本专利技术在集成电路中控制带有提高的阈值电压的 晶体管的存储器单元图。具体实施例方式0027本专利技术涉及含有存储器单元的集成电路。该集成电路可以是 存储器芯片、带有存储器阵列的数字信号处理电路、微处理器、带有 存储器阵列的专用集成电路、在其中存储器被用作配置存储器的可编 程逻辑器件集成电路或者任何其它适当的集成电路。为清楚起见，本 专利技术大体在可编程逻辑器件集成电路和可编程逻辑器件存储器单元的 背景下描述。0028图1示出根据本专利技术的示例性可编程逻辑器件10。可编程逻辑 器件10可具有输入/输出电路12，该输入/输出电路用于驱动信号离开器 件10和用于通过输入/输出引脚14接收来自于其它器件的信号。互连资 源16 (诸如全局和局部的垂直和水平的导线和总线)可被用来路由器 件10上的信号。互连资源16包含固定的互连(导线)和可编程的互连(例如，在各自固定的互连之间的可编程连接)。可编程逻辑18可包 含组合逻辑电路和时序逻辑电路。可编程逻辑18可以被配置来执行定 制的逻辑功能。与互连资源相关联的可编程互连可被看作是可编程逻 辑18的一部分。0029可编程逻辑器件10含有易失性存储器单元20，这些易失性存 储器单元可使用引脚14和输入/输出电路12装载配置数据(也被称为编 程数据)。 一旦被装载，这些存储器单元的每一个提供对应的静态控 制输出信号，该信号控制可编程逻辑18中的相关逻辑元件的状态。存 储器单元输出信号典型地被施加到MOS晶体管的栅极上。这些晶体管 可包含可编程元件如多路转接器中的N沟道金属氧化物半导体(NMOS)传输晶体管。 一些输出信号可用来控制P沟道金属氧化物半 导体(PMOS)断电晶体管。0030当存储器单元供给高输出到NMOS传输晶体管时，该晶体管 被导通并且从其输入传输逻辑信号到其输出。当该存储器单元的输出为低电本文档来自技高网...
【技术保护点】
一种可编程逻辑器件集成电路，其包括： 包含晶体管的可编程核心逻辑区域，其中所述核心逻辑以核心逻辑供电电平被供电；以及 由存储器单元供电电平供电的易失性存储器单元阵列，该存储器单元供电电平高于所述核心逻辑供电电平，其中所述存储器单元被装载配置数据并且提供相应输出信号，所述输出信号被施加于所述晶体管的各自栅极。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：刘令时，MT陈，TD杜，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]
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