集成组件和形成集成组件的方法技术

本申请涉及集成组件和形成集成组件的方法。一些实施例包含一种集成组件，其具有第一存储器区、第二存储器区和在所述存储器区之间的中间区。堆叠跨所述存储器区和所述中间区延伸。所述堆叠包含交替的导电层级和绝缘层级。沟道材料支柱布置在所述存储器区内。存储器块区跨所述存储器区和所述中间区纵向延伸。阶梯区处于所述中间区内。所述阶梯区中的每一者与所述存储器块区中的两者横向重叠。第一面板区跨所述阶梯区的至少部分纵向延伸。第二面板区在相邻存储器块区之间纵向延伸且提供横向间隔。所述第二面板区具有与所述第一面板区横向不同的尺寸和/或在组成上不同于所述第一面板区。一些实施例包含形成集成组件的方法。一些实施例包含形成集成组件的方法。一些实施例包含形成集成组件的方法。

【技术实现步骤摘要】
集成组件和形成集成组件的方法


[0001]本专利技术涉及形成集成组件(例如，集成存储器装置)的方法以及集成组件。

技术介绍

[0002]存储器提供用于电子系统的数据存储装置。快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
[0003]NAND可以是快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
[0004]在具体地描述NAND之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线路1006可用于将信息传递到存储器单元1003以及从所述存储器单元传递信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0到AX进行解码以确定将存取存储器单元1003中的哪些存储器单元。感测放大器电路1015用于确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传递信息的值。I/O线1005上的信号DQ0到DQN可以表示从存储器单元1003读取或待写入到所述存储器单元中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可以相应地在第一电源线1030和第二电源线1032上接收电源电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示待从存储器单元1003读取或待被编程到所述存储器单元中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地启动CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间在存储器阵列1002与I/O电路1017之间实现通信。
[0005]图1的存储器阵列1002可以是NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多串电荷存储装置。在第一方向(Z
‑
Z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二排(例如，排0到排31)中的一排。相应串的电荷存储装置可共享共同沟道区，例如形成在相应半导体材料(例如多晶硅)柱中的共同沟道区，电荷存储装置串围绕所述半导体材料支柱形成。在第二方向(X
‑
X')上，多串中的例如十六个第一群组中的每个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极
(CG)线”，也被称为字线WL)的八串。存取线中的每一者可耦合排内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同排)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y
‑
Y')上，多串中的例如八个第二群组中的每个第二群组可包括由八个数据线中的对应数据线耦合的十六串。存储器块的大小可包括1,024页且共约16MB(例如，16WL
×
32排
×
2位＝1,024页/块，块大小＝1,024页
×
16KB/页＝16MB)。串、排、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所示出的那些数目更大或更小。
[0006]图3示出在X
‑
X'方向上的图2的3D NAND存储器装置200的存储器块300的横截面视图，所述存储器块包含相对于图2描述的串的十六个第一群组中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列
I
、拼片列
j
和拼片列
K
，其中每个子集(例如，拼片列)包括存储器块300的“部分块”(子块)。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每个子SGD驱动器可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，拼片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每个子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，拼片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合与多串中的每一串的相应排相对应的电荷存储装置。每个全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应子串驱动器耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每个子串驱动器可独立于其它部分块和/或其它排的电荷存储装置而同时耦合或切断对应于相应部分块和/或排的电荷存储装置。对应于相应子集(例如，部分块)和相应排的电荷存储装置可包括“部分排”(例如，单个“拼片”)的电荷存储装置。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应子源，其中每个子源耦合到相应电源。
[0007]替代地，参考图4的示意性图示描述NAND存储器装置200。
[0008]存储器阵列200包含字线2021到202
N
，以及位线2281到228
M
。
[0009]存储器阵列200还包含NAND串2061到206
M
。每个NAND串包含电荷存储晶体管2081到208
N
。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)存储电荷，或可使用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成组件，其包括：第一存储器区、从所述第一存储器区偏移的第二存储器区，以及在所述第一存储器区与所述第二存储器区之间的中间区；跨所述第一和第二存储器区以及所述中间区延伸的堆叠，所述堆叠包括交替的导电层级和绝缘层级；沟道材料支柱，其布置在所述第一和第二存储器区内；存储器块区，其跨所述第一和第二存储器区以及所述中间区纵向延伸；所述中间区内的阶梯区，所述阶梯区中的每一者与所述存储器块区中的相关联两者横向重叠；第一面板区，其跨所述阶梯区的至少部分纵向延伸且在所述存储器块区的所述相关联两者之间横向延伸；第二面板区，其在所述存储器块区的相邻区之间纵向延伸且提供横向间隔；并且所述第二面板区具有与所述第一面板区横向不同的尺寸和/或在组成上不同于所述第一面板区。2.根据权利要求1所述的集成组件，其中所述第一面板区比所述第二面板区横向更厚。3.根据权利要求2所述的集成组件，其中所述第一面板区中的一者的边缘邻接于所述第二面板区中的一者的边缘。4.根据权利要求1所述的集成组件，其中所述第二面板区在组成上不同于所述第一面板区。5.根据权利要求1所述的集成组件，其包括布置在所述中间区内的柱。6.根据权利要求5所述的集成组件，其中所述柱中的至少一些用于提供穿过所述堆叠的电连接。7.根据权利要求6所述的集成组件，其中部件可操作地接近所述沟道材料支柱且还与所述柱中的所述至少一些耦合，并且其中所述柱中的所述至少一些与逻辑电路系统电耦合。8.根据权利要求7所述的集成组件，其中所述部件包括SGD装置。9.根据权利要求5所述的集成组件，其中所述柱中的至少一些仅用于结构支撑。10.一种集成组件，其包括：第一存储器区、从所述第一存储器区偏移的第二存储器区，以及在所述第一存储器区与所述第二存储器区之间的中间区；跨所述第一和第二存储器区以及所述中间区延伸的堆叠，所述堆叠包括交替的导电层级和绝缘层级；第一沟道材料支柱，其布置在所述第一存储器区内；第二沟道材料支柱，其布置在所述第二存储器区内；存储器块区，其跨所述第一和第二存储器区以及所述中间区延伸，所述存储器块区纵向延伸；所述存储器块区中的每一者包含沿着所述第一存储器区的终端边缘的第一边缘区，且包含沿着所述第二存储器区的终端边缘的第二边缘区；所述中间区内的阶梯区，所述阶梯区中的每一者与所述存储器块区中的相关联两者横向重叠；
纵向延伸面板，其在所述存储器块区的相邻区之间提供横向间隔；所述纵向延伸面板包含跨所述阶梯区延伸的第一纵向延伸面板且包含在所述阶梯区之间横向延伸且不跨所述阶梯区的第二纵向延伸面板；沿着所述第一边缘区的第一横向延伸面板和沿着所述第二边缘区的第二横向延伸面板；所述第一纵向延伸面板包含完全跨所述阶梯区延伸的第一面板区；所述第二纵向延伸面板仅包含第二面板区；并且所述第一面板区比所述第二面板区横向更宽和/或在组成上不同于所述第二面板区。11.根据权利要求10所述的集成组件，其中所述第一纵向延伸面板仅包含所述第一面板区。12.根据权利要求10所述的集成组件，其中所述第一纵向延伸面板包含紧邻所述第一面板区的所述第二面板区。13.根据权利要求10所述的集成组件，其中所述第一和第二横向延伸面板仅包含所述第一面板区。14.根据权利要求13所述的集成组件，其中所述存储器块区在所述第一和第二横向延伸面板的内侧，其中带电触点在所述第一和第二横向延伸面板中的至少一者的外侧，并且其中在所述带电触点与所述第一和第二横向延伸面板中的所述至少一者之间不存在虚拟触点。15.根据权利要求10所述的集成组件，其中所述第一和第二横向延伸面板仅包含所...

【专利技术属性】
技术研发人员：罗双强，徐丽芳，I，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：