时钟数据恢复电路及其操作方法技术

本发明专利技术提供一种时钟数据恢复（ＣＤＲ）电路及其操作方法，该时钟数据恢复（ＣＤＲ）电路占据高度集成的半导体装置、电子装置及系统中所需的小面积且易于进行设计修改。该ＣＤＲ电路包括：数字滤波器，配置成对预定周期期间接收的相位比较结果信号进行滤波并输出控制信号；驱动器，配置成通过调整所述预定周期来控制所述数字滤波器；及输入／输出电路，配置成响应于所述控制信号而辨识数据及时钟的输入及输出。

【技术实现步骤摘要】

本专利技术涉及高速半导体存储装置，且更具体地，本专利技术涉及能够恢复 半导体存储装置之内的在高速信号及数据处理期间发生的失真的时钟数 据恢复(CDR)电路及其操作方法。
技术介绍
在具有多种半导体装置的系统中，半导体存储装置充当数据存储装 置。半导体存储装置输出对应于从数据处理器例如中央处理单元(CPU)接 收的地址的数据，或将从数据处理器接收的数据存储到连同该数据输入的 地址所选择的存储单元中。随着系统的操作速度增加且半导体集成技术发展，数据处理器需要半 导体存储装置以更高速度输入/输出数据。为使半导体存储装置更快且更 稳定地操作，多种内部电路必须能够以高速操作并以高速在电漆t间传送 信号或lt据。为将半导M储装置应用于高速系统，用于信号或数据传送的接口速 度亦已增加。在半导体存储装置中使用时钟数据恢复(CDR)方法以便防止 接口操作期间由噪声或干扰产生的信号或数据失真所导致的故障或不稳定操作。为在高速传送信号或数据中获得可靠性，半导体存储装置使用CDR 电路。CDR技术本质上用于高性能系统且恢复传输时因噪声及干fet成失 真或改变的数据及时钟。数据及时钟的传输可因若干原因而在半导体存储装置内的数据及时钟传输路径上延迟。此延迟妨碍接收数据及时钟以及进行相应操作的过 程，从而导致半导体存储装置的故障。为防止半导体存储装置的故障，半 导*储装置的内部电路与外部参考时钟同步执行其内部操作。因此，当 参考时钟的相位与内部操作中所使用的内部时钟的相位不一致时，半导体 存储装置的内部电路必须根据相位差的检测结果受到控制。例如，改变内 部时钟的相位，或内部电路在考虑内部时钟的当前状态的情况下执行其内 部操作。CDR电路包括相位比较器，其用于检测参考时钟与内部时钟之间的 相位差；以及滤波器，其用于对所检测相位差进行滤波以输出检测结果。图1为传统CDR电路的框图。参考图1， CDR电路包括相位比较器110及数字滤波器100。该数字 滤波器100包括滞后数字滤波器100A;S^前数字滤波器IOOB。该相位比较器110比较外部参考时钟REF的相位与用于控制内部操作 的反馈时钟FB的相位。当该反馈时钟FB的相位超前于该参考时钟REF 的相位时，相位比较器110输出相位超前信号PD-EARLY，而当该^Jt时 钟FB的相位滞后于该参考时钟REF的相位时，输出相位滞后信号 PD-LATE。更具体地，滞后数字滤波器100A在预定周期内接收相位滞后信号 PD-LATE，且当反馈时钟FB的相位继续滞后于参考时钟REF的相位达预定 时间时输出滞后状态信号LATE。超前数字滤波器IOOB在预定周期内接收 相位超前信号PD-EARLY ，且当^j绩时钟FB的相位继续超前于参考时钟REF 的相位达预定时间时输出超前信号EARLY。滞后数字滤波器100A包括滞后加法器120A、第一状态保持单元140A， 及滞后确定单元160A。超前数字滤波器100B包括超前加法器120B、第二 状态保持单元140B, ;SJ^前确定单元160B。由于滞后数字滤波器100A 的内部结构类似于超前数字滤波器100B的内部結构，因此以下描述将集 中在滞后数字滤波器100A上。滞后加法器120A将在预定周期内接收的相位滞后信号PD-LATE进行 相加。在此实施例中，滞后加法器120A由3位加法器实施，该3位加法 器将在参考时钟REF的8个周期内接收的相位滞后信号PD-LATE进行相 加。第一状态保持单元140A接收对应于滞后加法器120A的相加结果的滞 后和信号SUM_LATE<0:2>，并响应于参考时钟REF而将滞后信息信LATE-COM<0: 2>反馈至滞后加法器120A。当在参考时钟REF的8个周期内 接收的相位滞后信号PD-LATE的相加完成时，滞后确定单元160A才艮据滞 后信息信号LATE_COM<0: 2>输出滞后状态信号LATE。图2A为图1的相位比较器110的电路图。参考图2A，相位比较器110可由触发器实施。该触发器才艮据^J绩时 钟FB的相位及参考时钟REF的相位输出相位滞后信号PD-LATE或相位超 前信号PD-EARLY。图2B为图1的滞后加法器120A的框图。参考图2B，滞后加法器120A包括三个1位加法器122、 124及126。 滞后加法器120A将连续八次接收的相位滞后信号PD-LATE进行相加，以 输出滞后和信号SUM-LATE<0: 2>。>^法器122及124输出的参考符号CA1 及CA2表示进位。由于本领域技术人员已知用于将3位信号及1位信号亦 即滞后信息信号LATE_COM<0: 2>及相位滞后信号PD-LATE i^行相加的滞后 加法器120A，故将省略其详细描述。图2C为图1的第一状态保持单元140A的电路图。参考图2C，第一状态保持单元140A包括三个触发器142、 144及146。 触发器142、 144及146接收滞后和信号SUM_LATE<0: 2>的各个位以响应 于参考时钟REF而输出各个滞后信息信号LATE-COM<0: 2>。虽然未详细示出，但超前数字滤波器100B包括超前加法器120B、第 二状态保持单元140B, ;5L^前确定单元160B。超前加法器120B由3位加 法器实施，该3位加法器将在参考时钟REF的8个周期内接收的相位超前 信号PD-EARLY进行相加。第二状态保持单元140B接收对应于超前加法器 120B的相加结果的超前和信号SUM-EARLY<0: 2>,并响应于参考时钟REF 而将超前信息信号EARLY_COM<0: 2>反馈至超前加法器120B。当在参考时 钟REF的8个周期内接收的相位超前信号PD-EARLY的相加完成时，超前 确定单元160B根据超前信息信号EARLY一COM〈0:2〉输出超前状态信号 EARLY。当相位滞后信号PD-LATE或相位超前信号PD-EARLY在参考时钟REF 的8个周期内连续出现超过预定频率时，滞后确定单元160A;SJ1前确定 单元160B确定各个信号有效，并输出滞后状态信号LATE或超前状态信号 EARLY。该滞后状态信号LATE及超前状态信号EARLY用于控制CDR ^Mt。 例如，当该滞后状态信号LATE及该超前状态信号EARLY中的一个启动时，CDR电路根据该启动信号操作。当该滞后状态信号LATE及该超前状态信 号EARLY中的两者皆启动时，CDR电路保持当前状态而不作进一步调整。虽然已在上述实施例中描述数字滤波器100关于参考时钟REF的八个 周期输出滞后状态信号LATE ;SJ^前状态信号EARLY,但本专利技术不限于此。 例如，如果数字滤波器100基于16个周期操作，则数字滤波器100可由 分别在滞后加法器120A M前加法器120B以及第一状态保持单元140A 及第二状态保持单元140B中的更大数目的加法器及触发器来实施。在CDR电路中，用于对^目位比较器110输出的比较结果进行滤波以 便输出滞后状态信号LATE ;SA前状态信号EARLY的数字滤波器100由如 上所述的多个加法器及多个触发器实施。此种实施需要本文档来自技高网...

【技术保护点】
一种半导体存储装置，其包括：　存储装置，配置成存储数据；　相位比较器，配置成比较参考时钟的相位与内部时钟的相位，以输出相位比较结果信号；　数字滤波器，配置成对预定周期期间接收的所述相位比较结果信号进行滤波以输出控制信号；　 　驱动器，配置成通过调整所述预定周期来控制所述数字滤波器；及　接口，配置成响应于所述控制信号而将对应于外部命令的数据及信号传送至所述存储装置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金敬勋，姜宗昊，金容棋，权大汉，卞相渊，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]