一种CMOS全加器制造技术

本发明专利技术涉及一种CMOS全加器。全加器中管P1的源极连接至VDD，管P1的栅极与管N1的漏极及管N2的栅极相连，管P1的漏极与管P2的源极相连；管P2的栅极接A，管P2的漏极与管N1的源极、管N2的源极、管N4的栅极、管N5的栅极、管P4的栅极及管P5的栅极相连；管N1的栅极和管N2的漏极接A，管P3的源极接VDD，管P3的漏极与管N3的漏极、管P4的源极相连，管P3的栅极与管N3的栅极相连，并接入CIN，管N3的源极接VSS，管P4的漏极与管N4的源极相连，管N4的漏极接CIN；管P5的源极接CIN，管P5的漏极与管N5的源极相连，管N5的漏极接A。本发明专利技术具有面积小和功耗低的特点。本发明专利技术具有面积小和功耗低的特点。本发明专利技术具有面积小和功耗低的特点。

A CMOS full adder

【技术实现步骤摘要】
一种CMOS全加器


[0001]本专利技术涉及集成电路
，特别是涉及一种CMOS全加器。

技术介绍

[0002]CMOS全加器和多位全加器中提出的全加器共有包含有14个PMOS晶体管和14个NMOS晶体管在内的28个晶体管，全加器电路面积和能耗都很大；而为了改善上述问题，ISSCC论文“An 89TOPS/W and 16.3TOPS/mm2 All
‑
Digital SRAM
‑
Based Full
‑
Precision Compute
‑
In Memory Macro in 22nm for Machine
‑
Learning Edge Applications”中提出了一个由7个NMOS晶体管和7个PMOS晶体管共14个晶体管组成的全加器，但是其驱动能力较弱，且面积的经济性较差。
[0003]因此，为了解决上述问题，亟需一种新的全加器。

技术实现思路

[0004]本专利技术的目的是提供一种CMOS全加器，具有面积小和功耗低的特点。
[0005]为实现上述目的，本专利技术提供了如下方案：一种CMOS全加器，包括：管N1、管N2、管N3、管N4、管N5、管P1、管P2、管P3、管P4以及管P5；管P1的源极连接至电源电压VDD，管P1的栅极与管N1的漏极以及管N2的栅极相连，管P1的漏极与管P2的源极相连；管P2的栅极接输入信号A，管P2的漏极与管N1的源极、管N2的源极、管N4的栅极、管N5的栅极、管P4的栅极以及管P5的栅极相连；管N1的栅极和管N2的漏极均接输入信号A，管P3的源极接电源电压VDD，管P3的漏极与管N3的漏极、管P4的源极相连，管P3的栅极与管N3的栅极相连，并接入进位输入信号CIN，管N3的源极接电源地信号VSS，管P4的漏极与管N4的源极相连，管P4的漏极与管N4的源极之间的节点为求和输出S，管N4的漏极接进位输入信号CIN；管P5的源极接进位输入信号CIN，管P5的漏极与管N5的源极相连，管P5的漏极与管N5的源极之间的节点为进位输出CO，管N5的漏极接输入信号A；管P1的栅极、管N1的漏极、管N2的栅极均接入输入信号B。
[0006]可选地，所述管N1、管N2、管N3、管N4和管N5均为NMOS晶体管。
[0007]可选地，所述管P1、管P2、管P3、管P4以及管P5均为PMOS晶体管。
[0008]可选地，所述管N1、管N2、管N5、管P1、管P2以及管P5构成的回路为CMOS全加器的进位输出CO的运算单元。
[0009]可选地，所述管N1、管N2、管N3、管N4、管P1、管P2、管P3以及管P4构成的回路为CMOS全加器的求和输出S的运算单元。
[0010]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术所提供的一种CMOS全加器包括：管N1、管N2、管N3、管N4、管N5、管P1、管P2、管P3、管P4以及管P5，通过10个晶体管实现全加运算的特定逻辑。本专利技术所提供的全加器结构具有面积小、功耗低的特点。
附图说明
[0011]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0012]图1为本专利技术所提供的一种CMOS全加器结构示意图；图2为本专利技术所提供的一种CMOS全加器的进位输出CO的运算单元结构示意图；图3为本专利技术所提供的一种CMOS全加器的求和输出S的运算单元结构示意图。
具体实施方式
[0013]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0014]本专利技术的目的是提供一种CMOS全加器，具有面积小和功耗低的特点。
[0015]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0016]图1为本专利技术所提供的一种CMOS全加器结构示意图，如图1所示，本专利技术所提供的一种CMOS全加器，包括：管N1、管N2、管N3、管N4、管N5、管P1、管P2、管P3、管P4以及管P5。
[0017]管P1的源极连接至电源电压VDD，管P1的栅极与管N1的漏极以及管N2的栅极相连，管P1的漏极与管P2的源极相连；管P2的栅极接输入信号A，管P2的漏极与管N1的源极、管N2的源极、管N4的栅极、管N5的栅极、管P4的栅极以及管P5的栅极相连；管N1的栅极和管N2的漏极均接输入信号A，管P3的源极接电源电压VDD，管P3的漏极与管N3的漏极、管P4的源极相连，管P3的栅极与管N3的栅极相连，并接入进位输入信号CIN，管N3的源极接电源地信号VSS，管P4的漏极与管N4的源极相连，管P4的漏极与管N4的源极之间的节点为求和输出S，管N4的漏极接进位输入信号CIN；管P5的源极接进位输入信号CIN，管P5的漏极与管N5的源极相连，管P5的漏极与管N5的源极之间的节点为进位输出CO，管N5的漏极接输入信号A；管P1的栅极、管N1的漏极、管N2的栅极均接入输入信号B。
[0018]全加器进行加法运算不仅需要考虑两个输入数据，还要考虑低位向高位传递的进位输入数据，全加器进位输出CO的运算表达式如下：；求和输出S的运算表达式如下：；输入信号A、B和进位输入信号CI与进位输出信号CO和求和输出信号S之间的逻辑关系如表1所示：表1
即若A=0、B=0、CIN=0，则管N1、管N2关断，管P1、管P2导通，使得管N4、管N5和管P4、管P5的栅极为高电平，则管P4、管P5关断，管N4、管N5导通，使得求和输出信号S=CIN=0，进位输出信号CO=A=0。
[0019]若A=0、B=0、CIN=1，则管N1、管N2关断，管P1、管P2导通，使得管N4、管N5和管P4、管P5的栅极为高电平，则管P4、管P5关断，管N4、管N5导通，使得求和输出信号S=CIN=1，进位输出信号CO=A=0。
[0020]若A=0、B=1、CIN=0，则管N1、管P1关断，管N2、管P2导通，则输入A连接到管N4、管N5和管P4、管P5的栅极，则管P4、管P5导通，管N4、管N5关断，使得求和输出信号S为CIN的反相信号，即S=1，进位输出信号CO=CIN=0。
[0021]若A=1、B=0、CIN=0，则管N1、管P1导通，管N2、管P2关断，则输入B连接到管N4、管N5和管P4、管P5的栅极，则管P4、管P5导通，管N4、管N5关断，使得求和输出信号S为CIN的反相信号，即S= 0，进位输出信号CO=CIN=1。
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【技术保护点】

【技术特征摘要】
1.一种CMOS全加器，其特征在于，包括：管N1、管N2、管N3、管N4、管N5、管P1、管P2、管P3、管P4以及管P5；管P1的源极连接至电源电压VDD，管P1的栅极与管N1的漏极以及管N2的栅极相连，管P1的漏极与管P2的源极相连；管P2的栅极接输入信号A，管P2的漏极与管N1的源极、管N2的源极、管N4的栅极、管N5的栅极、管P4的栅极以及管P5的栅极相连；管N1的栅极和管N2的漏极均接输入信号A，管P3的源极接电源电压VDD，管P3的漏极与管N3的漏极、管P4的源极相连，管P3的栅极与管N3的栅极相连，并接入进位输入信号CIN，管N3的源极接电源地信号VSS，管P4的漏极与管N4的源极相连，管P4的漏极与管N4的源极之间的节点为求和输出S，管N4的漏极接进位输入信号CIN；管P5的源极接进位输入信号CIN，管P5的漏极与...

【专利技术属性】
技术研发人员：周玉梅，黎涛，乔树山，尚德龙，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：