驱动电路、驱动方法、驱动模组和显示装置制造方法及图纸

本发明专利技术提供一种驱动电路、驱动方法、驱动模组和显示装置。驱动电路，包括上拉节点控制电路、下拉节点控制电路、输出电路、输出复位电路和输出降噪电路；输出电路在上拉节点的电位的控制下，控制第一驱动信号输出端与第一输出时钟信号端之间连通，控制第二驱动信号输出端与第二输出时钟信号端之间连通；输出复位电路在下拉节点的电位的控制下，控制第一驱动信号输出端与第一电压端之间连通，控制第二驱动信号输出端与第一电压端之间连通；输出降噪电路在第一控制电压的控制下，控制第一驱动信号输出端与第二电压端之间连通，控制第二驱动信号输出端与第二电压端之间连通。本发明专利技术利于实现窄边框和低功耗。窄边框和低功耗。窄边框和低功耗。

Driving circuit, driving method, driving module and display device

【技术实现步骤摘要】
驱动电路、驱动方法、驱动模组和显示装置


[0001]本专利技术涉及显示
，尤其涉及一种驱动电路、驱动方法、驱动模组和显示装置。

技术介绍

[0002]显示行业发展迅速，行业内呈现多元化趋势；随着显示产品性能的不断提升，产品追求越来越高的品质。近些年来，“窄边框”、“低功耗”等关键词被不断提起，然而由于材料，工艺及设备能力等等硬性指标难以突破，因此行业内寻求在产品基板设计上得到突破。

技术实现思路

[0003]本专利技术的主要目的在于提供一种驱动电路、驱动方法、驱动模组和显示装置，解决现有的驱动电路不能减少采用的晶体管的数目，不利于实现窄边框和低功耗的问题。
[0004]本专利技术实施例提供了一种驱动电路，包括上拉节点控制电路、下拉节点控制电路、输出电路、输出复位电路和输出降噪电路；
[0005]所述上拉节点控制电路与上拉节点电连接，用于控制所述上拉节点的电位；
[0006]所述下拉节点控制电路与下拉节点电连接，用于控制所述下拉节点的电位；
[0007]所述输出电路分别与所述上拉节点、第一驱动信号输出端、第二驱动信号输出端、第一输出时钟信号端和第二输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第一驱动信号输出端与所述第一输出时钟信号端之间连通，控制所述第二驱动信号输出端与所述第二输出时钟信号端之间连通；
[0008]所述输出复位电路分别与所述下拉节点、第一驱动信号输出端、第二驱动信号输出端和第一电压端电连接，用于在所述下拉节点的电位的控制下，控制所述第一驱动信号输出端与所述第一电压端之间连通，控制所述第二驱动信号输出端与所述第一电压端之间连通；
[0009]所述输出降噪电路分别与第一控制电压端、所述第一驱动信号输出端、所述第二驱动信号输出端和第二电压端电连接，用于在所述第一控制电压端提供的第一控制电压的控制下，控制所述第一驱动信号输出端与所述第二电压端之间连通，控制所述第二驱动信号输出端与所述第二电压端之间连通。
[0010]可选的，本专利技术至少一实施例所述的驱动电路还包括第一储能电路和第二储能电路；
[0011]所述第一储能电路的第一端与所述上拉节点电连接，所述第一储能电路的第二端与所述第一驱动信号输出端电连接，所述第一储能电路用于储存电能；
[0012]所述第二储能电路的第一端与所述上拉节点电连接，所述第二储能电路的第二端与所述第二驱动信号输出端电连接，所述第二储能电路用于储存电能。
[0013]可选的，所述输出降噪电路包括第一晶体管和第二晶体管；
[0014]所述第一晶体管的控制极与所述第一控制电压端电连接，所述第一晶体管的第一
极与所述第一驱动信号输出端电连接，所述第一晶体管的第二极与所述第二电压端电连接；
[0015]所述第二晶体管的控制极与所述第一控制电压端电连接，所述第二晶体管的第一极与所述第二驱动信号输出端电连接，所述第二晶体管的第二极与所述第二电压端电连接。
[0016]可选的，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
[0017]所述第一电容的第一端与所述上拉节点电连接，所述第一电容的第二端与所述第一驱动信号输出端电连接；
[0018]所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端与所述第二驱动信号输出端电连接。
[0019]可选的，所述输出电路包括第三晶体管和第四晶体管；
[0020]所述第三晶体管的控制极与所述上拉节点电连接，所述第三晶体管的第一极与所述第一输出时钟信号端电连接，所述第三晶体管的第二极与所述第一驱动信号输出端电连接；
[0021]所述第四晶体管的控制极与所述上拉节点电连接，所述第四晶体管的第一极与所述第二输出时钟信号端电连接，所述第四晶体管的第二极与所述第二驱动信号输出端电连接。
[0022]可选的，所述输出复位电路包括第五晶体管和第六晶体管；
[0023]所述第五晶体管的控制极与所述下拉节点电连接，所述第五晶体管的第一极与所述第一驱动信号输出端电连接，所述第五晶体管的第二极与所述第一电压端电连接；
[0024]所述第六晶体管的控制极与所述下拉节点电连接，所述第六晶体管的第一极与所述第二驱动信号输出端电连接，所述第六晶体管的第二极与所述第一电压端电连接。
[0025]可选的，所述下拉节点控制电路分别与第二控制电压端、所述上拉节点、所述下拉节点、下拉控制节点和第三电压端电连接，用于在所述第二控制电压端提供的第二控制电压，以及，所述上拉节点的电位的控制下，控制所述下拉控制节点的电位，在所述下拉控制节点的电位的控制下，控制所述下拉节点与所述第二控制电压端之间连通，在所述上拉节点的电位的控制下，控制所述下拉节点与所述第三电压端之间连通。
[0026]可选的，所上拉节点控制电路分别与第一控制端、第二控制端、第一输入电压端、第二输入电压端、所述下拉节点、所述上拉节点和第四电压端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述上拉节点与所述第一输入电压端之间连通，在所述第二控制端提供的第二控制信号的控制下，控制所述上拉节点与所述第二输入电压端之间连通，在所述下拉节点的电位的控制下，控制所述上拉节点与所述第四电压端之间连通。
[0027]可选的，所述下拉节点控制电路包括第七晶体管、第八晶体管、第九晶体管和第十晶体管；
[0028]所述第七晶体管的控制极和所述第七晶体管的第一极都与所述第二控制电压端电连接，所述第七晶体管的第二极与所述下拉控制节点电连接；
[0029]所述第八晶体管的控制极与所述上拉节点电连接，所述第八晶体管的第一极与所述下拉控制节点电连接，所述第八晶体管的第二极与所述第三电压端电连接；
[0030]所述第九晶体管的控制极与所述下拉控制节点电连接，所述第九晶体管的第一极与所述第二控制电压端电连接，所述第九晶体管的第二极与所述下拉节点电连接；
[0031]所述第十晶体管的控制极与所述上拉节点电连接，所述第十晶体管的第一极与所述下拉节点电连接，所述第十晶体管的第二极与所述第三电压端电连接。
[0032]可选的，所述上拉节点控制电路包括第十一晶体管、第十二晶体管和第十三晶体管；
[0033]所述第十一晶体管的控制极与所述第一控制端电连接，所述第十一晶体管的第一极与所述第一输入电压端电连接，所述第十一晶体管的第二极与所述上拉节点电连接；
[0034]所述第十二晶体管的控制极与所述第二控制端电连接，所述第十二晶体管的第一极与所述上拉节点电连接，所述第十二晶体管的第二极与所述第二输入电压端电连接；
[0035]所述第十三晶体管的控制极与所述下拉节点电连接，所述第十三晶体管的第一极与所述上拉节点电连接，所述第十三晶体管的第二极与所述第四电压端电连接。
[0036]可选的，本专利技术实施例所述的驱动电路还包括上拉节点降噪电路；
[0037]所述上拉节点降噪电路分别与所述上拉节点、帧本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动电路，其特征在于，包括上拉节点控制电路、下拉节点控制电路、输出电路、输出复位电路和输出降噪电路；所述上拉节点控制电路与上拉节点电连接，用于控制所述上拉节点的电位；所述下拉节点控制电路与下拉节点电连接，用于控制所述下拉节点的电位；所述输出电路分别与所述上拉节点、第一驱动信号输出端、第二驱动信号输出端、第一输出时钟信号端和第二输出时钟信号端电连接，用于在所述上拉节点的电位的控制下，控制所述第一驱动信号输出端与所述第一输出时钟信号端之间连通，控制所述第二驱动信号输出端与所述第二输出时钟信号端之间连通；所述输出复位电路分别与所述下拉节点、第一驱动信号输出端、第二驱动信号输出端和第一电压端电连接，用于在所述下拉节点的电位的控制下，控制所述第一驱动信号输出端与所述第一电压端之间连通，控制所述第二驱动信号输出端与所述第一电压端之间连通；所述输出降噪电路分别与第一控制电压端、所述第一驱动信号输出端、所述第二驱动信号输出端和第二电压端电连接，用于在所述第一控制电压端提供的第一控制电压的控制下，控制所述第一驱动信号输出端与所述第二电压端之间连通，控制所述第二驱动信号输出端与所述第二电压端之间连通。2.如权利要求1所述的驱动电路，其特征在于，还包括第一储能电路和第二储能电路；所述第一储能电路的第一端与所述上拉节点电连接，所述第一储能电路的第二端与所述第一驱动信号输出端电连接，所述第一储能电路用于储存电能；所述第二储能电路的第一端与所述上拉节点电连接，所述第二储能电路的第二端与所述第二驱动信号输出端电连接，所述第二储能电路用于储存电能。3.如权利要求1所述的驱动电路，其特征在于，所述输出降噪电路包括第一晶体管和第二晶体管；所述第一晶体管的控制极与所述第一控制电压端电连接，所述第一晶体管的第一极与所述第一驱动信号输出端电连接，所述第一晶体管的第二极与所述第二电压端电连接；所述第二晶体管的控制极与所述第一控制电压端电连接，所述第二晶体管的第一极与所述第二驱动信号输出端电连接，所述第二晶体管的第二极与所述第二电压端电连接。4.如权利要求2所述的驱动电路，其特征在于，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；所述第一电容的第一端与所述上拉节点电连接，所述第一电容的第二端与所述第一驱动信号输出端电连接；所述第二电容的第一端与所述上拉节点电连接，所述第二电容的第二端与所述第二驱动信号输出端电连接。5.如权利要求1所述的驱动电路，其特征在于，所述输出电路包括第三晶体管和第四晶体管；所述第三晶体管的控制极与所述上拉节点电连接，所述第三晶体管的第一极与所述第一输出时钟信号端电连接，所述第三晶体管的第二极与所述第一驱动信号输出端电连接；所述第四晶体管的控制极与所述上拉节点电连接，所述第四晶体管的第一极与所述第二输出时钟信号端电连接，所述第四晶体管的第二极与所述第二驱动信号输出端电连接。
6.如权利要求1所述的驱动电路，其特征在于，所述输出复位电路包括第五晶体管和第六晶体管；所述第五晶体管的控制极与所述下拉节点电连接，所述第五晶体管的第一极与所述第一驱动信号输出端电连接，所述第五晶体管的第二极与所述第一电压端电连接；所述第六晶体管的控制极与所述下拉节点电连接，所述第六晶体管的第一极与所述第二驱动信号输出端电连接，所述第六晶体管的第二极与所述第一电压端电连接。7.如权利要求1至6中任一权利要求所述的驱动电路，其特征在于，所述下拉节点控制电路分别与第二控制电压端、所述上拉节点、所述下拉节点、下拉控制节点和第三电压端电连接，用于在所述第二控制电压端提供的第二控制电压，以及，所述上拉节点的电位的控制下，控制所述下拉控制节点的电位，在所述下拉控制节点的电位的控制下，控制所述下拉节点与所述第二控制电压端之间连通，在所述上拉节点的电位的控制下，控制所述下拉节点与所述第三电压端之间连通。8.如权利要求1至6中任一权利要求所述的驱动电路，其特征在于，所上拉节点控制电路分别与第一控制端、第二控制端、第一输入电压端、第二输入电压端、所述下拉节点、所述上拉节点和第四电压端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述上拉节点与所述第一输入电压端之间连通，在所述第二控制端提供的第二控制信号的控制下，控制所述上拉节点与所述第二输入电压端之间连通，在所述下拉节点的电位的控制下，控制所述上拉节点与所述第四电压端之间连通。9.如权利要求7所述的驱动电路，其特征在于，所述下拉节点控制电路包括第七晶体管、第八晶体管、第九晶体管和第十晶体管；所述第七晶体管的控制极和所述第七晶体管的第一极都与所述第二控制电压端电连接，所述第七晶体管的第二极与所述下拉控制节点电连接；所述第八晶体管的控制极与所述上拉节点电连接，所述第八晶体管的第一极与所述下拉控制节点电连接，所述第八晶体管的第二极与所述第三电压端电连接；所述第九晶体管的控制极与所述下拉控制节点电连接，所述第九晶体管的第一极与所述第二控制电压端电连接，所述第九晶体管的第二极与所述下拉节点电连接；所述第十晶体管的控制极与所述上拉节点电连接，所述第十晶体管的第一极与所述下拉节点电连接，所述第十晶体管的第二极与所述第三电压端电连接。10.如权利要求8所述的驱动电路，其特征在于，所述上拉节点控制电路包括第十一晶体管、第十二晶体管和第十三晶体管；所述第十一晶体管的控制极与所述第一控制端电连接，所述第十一晶体管的第一极与所述第一输入电压端电连接，所述第十一晶体管的第二极与所述上拉节点电连接；所述第十二晶体管的控制极与所述第二控制端电连接，所述第十二晶体管的第一极与所述上拉节点电连接，所述第十二晶体管的第二极与所述第二输入电压端电连接；所述第十三晶体管的控制极与所述下拉节点电连接，所述第十三晶体管的第一极与所述上拉节点电连接，所述第十三晶体管...

【专利技术属性】
技术研发人员：边若梅，金红贵，张勇，王建，段智龙，王佩佩，刘洋，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：