读出放大器、存储装置以及电子设备制造方法及图纸

本公开公开涉及读出放大器、包括该读出放大器的存储装置以及包括该存储装置的电子设备，该读出放大器包括：第一隔离单元；第二隔离单元；第一偏移消除单元；第二偏移消除单元；以及感测放大单元，其包括第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管和第二PMOS晶体管，其中，读出放大器还包括第一均衡单元和第二均衡单元中的至少一者，其中第一均衡单元配置成选择性地将预充电电压施加到位线，且第二均衡单元配置成选择性地将预充电电压施加到互补位线。由此，能够改善预充电操作中对位线的均衡性能，从而提高读出放大器的感测效率。从而提高读出放大器的感测效率。从而提高读出放大器的感测效率。

Readout amplifier, storage device and electronic equipment

【技术实现步骤摘要】
读出放大器、存储装置以及电子设备


[0001]本公开涉及一种半导体存储装置，更具体地涉及一种用于对半导体存储装置的位线进行感测和放大的读出放大器、包括该读出放大器的存储装置以及包括该存储装置的电子设备。

技术介绍

[0002]半导体存储装置是使用诸如硅(Si，silicon)、锗(Ge，Germanium)、砷化镓(GaAs，砷化镓)或磷化铟(InP)等半导体实现的存储装置。半导体存储装置可以主要分为易失性存储装置和非易失性存储装置。
[0003]易失性存储装置是存储在其中的数据在断开电源时会丢失的存储装置。易失性存储装置包括静态随机存储器(SRAM)、动态随机存储器(DRAM)和同步动态随机存储器(SDRAM)。非易失性存储装置是即使在断开电源时也能保持其中所存储的数据的存储装置。非易失性存储装置包括只读存储器(ROM)、可编程只读存储器(PROM)、电可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、NAND闪存、NOR闪存、相变随机存储器(PRAM)、磁性随机存储器(MRAM)、电阻式随机存储器(RRAM)、铁电随机存储器 (FRAM)等。
[0004]诸如DRAM的一些存储装置以通过存储在存储器单元的单元电容器中的电荷来进行数据写入和读取的方式进行操作。在DRAM中，存储器单元阵列由位线(BL)和互补位线(BLB)连接。当进行读取操作或刷新操作时，读出放大器感测位线和互补位线之间的电压差并对其进行放大。
[0005]构成读出放大器的半导体器件可能由于工艺、电压、温度(PVT)等因素的偏差而具有不同的器件特性，例如具有不同的阈值电压。这种不同的器件特性可能产生读出放大器中的偏移噪声。偏移噪声会导致读出放大器的有效感测裕度(sensing margin)减少，从而会降低DRAM的性能。现有技术中已提出有通过消除读出放大器的偏移来提高有效感测裕度的方法。然而，现有技术中读出放大器存在其中晶体管布置方面的局限性，因此导致读出放大器的均衡 (equalizing)性能劣化。

技术实现思路

[0006]本公开旨在提供一种读出放大器、包括该读出放大器的存储装置以及包括该存储装置的电子设备，该读出放大器能够改善预充电操作中对位线的均衡性能，从而提高读出放大器的感测(sensing)效率。
[0007]根据本公开的一方面，提供了一种读出放大器，包括：第一隔离单元，其配置成选择性地连接位线和感测位线；第二隔离单元，其配置成选择性地连接互补位线和互补感测位线；第一偏移消除单元，其配置成选择性地连接位线和互补感测位线；第二偏移消除单元，其配置成选择性地连接互补位线和感测位线；以及感测放大单元，其包括第一NMOS晶体管、第二NMOS晶体管、第一 PMOS晶体管和第二PMOS晶体管，其中第一NMOS晶体管响应于位线的信号连接或断开互补感测位线和第一感测驱动信号线，第二NMOS晶体管响应于互补位
线的信号连接或断开感测位线和第二感测驱动信号线，第一PMOS晶体管响应于感测位线的信号连接或断开互补感测位线和第三感测驱动信号线，第二 PMOS晶体管响应于互补感测位线的信号连接或断开感测位线和第四感测驱动信号线，读出放大器还包括第一均衡单元和第二均衡单元中的至少一者，其中第一均衡单元配置成选择性地将预充电电压施加到位线，且第二均衡单元配置成选择性地将预充电电压施加到互补位线。
[0008]根据本公开的另一方面，提供了一种包括前述读出放大器的存储装置。
[0009]根据本公开的又一方面，提供了一种包括前述存储装置的电子设备。
[0010]应当理解，本部分所描述的内容并非旨在表示本公开的实施方式的关键或重要的目的、特征以及技术效果，也不用于限制本公开的范围。本公开的其它目的、特征以及技术效果将通过以下的说明书而变得容易理解。
附图说明
[0011]附图仅用于更好地理解本公开的实施例，并不旨在构成对本公开的限定。
[0012]其中：
[0013]图1是示出存储装置的示意性实施例的框图。
[0014]图2是用于描述图1中的读出放大器SA对位线BL电压变化的感测操作的示意图。
[0015]图3是示出图2中的读出放大器的示意性实施例的电路图。
[0016]图4是示出图3中的读出放大器的示意性操作的时序图。
[0017]图5至图6D分别示出读出放大器的布局方式的示意性实施例。
[0018]图7是示出包括读出放大器的存储装置应用于电子设备的示意性实施例的框图。
具体实施方式
[0019]下文中，将参照附图描述本公开的实施例。然而，本领域技术人员将理解，在不改变技术构思和必要特征的情况下，本公开可以以其他具体形态实施。因此，下面描述的实施例应理解为仅仅是示意性的，而不是限制性的。
[0020]作为本公开的领域中的惯例，可以按照功能块、单元和/或模块来描述和示出实施例的一个或多个组成部分。这些块、单元和/或模块可通过诸如逻辑电路、微处理器、硬连线电路等的电子电路以物理方式实现，并且可选地由固件和/或软件驱动。此外，在不脱离本公开的范围的情况下，实施例的每个功能块、单元和/或模块可以物理地分离成两个以上交互且离散的块、单元和/或模块。而且，在不脱离本公开的范围的情况下，实施例的两个以上功能块、单元和/或模块可以物理地组合成更复杂的块或单元。
[0021]图1是示出存储装置的示意性实施例的框图。
[0022]参照图1，存储装置可以是基于半导体器件或构件的存储设备。例如，存储装置可以是易失性存储器，例如DRAM、SDRAM、双倍数据速率同步动态随机存储器(DDR SDRAM)、低功率双倍数据速率同步动态随机存储器(LPDDRSDRAM)、图形双倍数据速率同步动态随机存储器(GDDR SDRAM)、双倍数据速率类型二同步动态随机存储器(DDR2 SDRAM)、双倍数据速率类型三同步动态随机存储器(DDR3 SDRAM)、双倍数据速率第四代同步动态随机存储器(DDR4 SDRAM)、晶闸管随机存储器(TRAM)等；或者可以是非易失性存储器，例如PRAM、MRAM、RRAM等。
[0023]存储装置可以响应于从例如存储器控制器的外部设备接收的命令CMD、地址ADDR和控制信号而通过数据线DQ输出数据。存储装置包括存储器单元阵列100、命令解码器800、控制逻辑700、地址缓冲器500、行解码器300、列解码器400、读出放大器组件200以及数据输入输出电路600。
[0024]存储器单元阵列100包括以多行多列排列的矩阵形态提供的多个存储器单元MC。在图1中示例性地示出了存储器单元MC。存储器单元阵列100包括多个字线和多个位线BL。多个字线可以分别连接至存储器单元MC的多个行，并且多个位线BL可以分别连接至存储器单元MC的多个列。
[0025]命令解码器800可以解码从例如存储器控制器的外部设备接收的写入使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、片选本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于存储装置的读出放大器，包括：第一隔离单元，其配置成选择性地连接位线和感测位线；第二隔离单元，其配置成选择性地连接互补位线和互补感测位线；第一偏移消除单元，其配置成选择性地连接所述位线和所述互补感测位线；第二偏移消除单元，其配置成选择性地连接所述互补位线和所述感测位线；以及感测放大单元，其包括第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管和第二PMOS晶体管，其中所述第一NMOS晶体管响应于所述位线的信号连接或断开所述互补感测位线和第一感测驱动信号线，所述第二NMOS晶体管响应于所述互补位线的信号连接或断开所述感测位线和第二感测驱动信号线，所述第一PMOS晶体管响应于所述感测位线的信号连接或断开所述互补感测位线和第三感测驱动信号线，所述第二PMOS晶体管响应于所述互补感测位线的信号连接或断开所述感测位线和第四感测驱动信号线，所述读出放大器还包括第一均衡单元和第二均衡单元中的至少一者，其中所述第一均衡单元配置成选择性地将预充电电压施加到所述位线，且所述第二均衡单元配置成选择性地将所述预充电电压施加到所述互补位线。2.根据权利要求1所述的读出放大器，其中所述第一均衡单元包括第一均衡晶体管，其一端连接至所述预充电电压，另一端连接至所述位线，且栅极接收预充电控制信号；所述第二均衡单元包括第二均衡晶体管，其一端连接至所述预充电电压，另一端连接至所述互补位线，且栅极接收所述预充电控制信号。3.根据权利要求1所述的读出放大器，其中所述第一隔离单元包括第一隔离晶体管，其响应于隔离控制信号连接或断开所述位线与所述感测位线；所述第二隔离单元包括第二隔离晶体管，其响应于所述隔离控制信号连接或断开所述互补位线与所述互补感测位线；所述第一偏移消除单元包括第一偏移消除晶体管，其响应于偏移消除控制信号连接或断开所述位线与所述互补感测位线；所述第二偏移消除单元包括第二偏移消除晶体管，其响应于所述偏移消除控制信号连接或断开所述互补位线与所述感测位线。4.一种存储装置，包括：存储器单元阵列，其包括多个位线、多个互补位线和多个存储器单元，每个存储器单元与一个位线或一个互补位线连接；数据输入输出电路，其包括分别与所述多个位线连接的多个第一数据输入输出单元和分别与所述多个互补位线连接的多个第二数据输入输出单元；以及根据权利要求1所述的多个读出放大器，所述多个读出放大器包括沿着所述位线的延伸方向相邻布置的第一读出放大器和第二读出放大器，所述第一读出放大器与所述第二读出放大器相比更靠近所述位线，其中所述第一读出放大器和所述第二读出放大器分别包括第一组件和第二组件，所述第一组件和所述第二组件分别由各自的第一NMOS晶体管、第二NMOS晶体管、第一偏移消除单元、第二偏移消除单元、第一隔离单元、第二隔离单元、第一PMOS晶体管和第二PMOS晶体管构成，分别与所述第一读出放大器和所述第二读出放大器连接的两个第一数据输入输出单元均布置在所述第一组件的远离所述第二组件的一侧，分别与所述第一读出放大器和所述第二读出放大器的两个第二数据输入输出单元均布置在所述第二组件的远离所述第一组件的一侧。
5.根据权利要求4所述的存储装置，其中所述第一读出放大器和所述第二读出放大器中的每一者包括第一均衡单元和第二均衡单元，所述第一读出放大器和所述第二读出放大器的两个第一均衡单元均布置...

【专利技术属性】
技术研发人员：池性洙，金基镐，金正镐，孙周焕，易莎，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：