一种系统级封装结构及电子设备技术方案

本申请涉及封装领域，尤其涉及一种系统级封装结构及电子设备。系统级封装结构，包括MCU裸片和存储器裸片，存储器裸片设置于MCU裸片的上方，MCU裸片和存储器裸片封装设置在基板的上方，MCU裸片和存储器裸片之间通过至少三根电源绑定线连接，并且该电源绑定线之间的距离小于100um，以使得电源绑定线之间的自感增加，并且互感较大，使得回路阻抗减少，以改善电压跌落的问题。压跌落的问题。压跌落的问题。

A system level packaging structure and electronic equipment

【技术实现步骤摘要】
一种系统级封装结构及电子设备


[0001]本申请涉及封装领域，尤其涉及系统级封装结构及电子设备。

技术介绍

[0002]目前随着可穿戴市场的火热，消费者对于可穿戴设备的高分辨率和高刷新率有了更高的要求，特别是对于智能手表、手环来说，在可穿戴设备内部空间受限的情况下，主控需要合封内存和flash等存储器，并且对主控与存储器的通信速率也提出了更高的要求，这样存储器的供电电压跌落也变得越来越严重，导致通信误码率增加。

技术实现思路

[0003]针对系统级封装存在的存储器的供电电压跌落的问题，本申请实施例提供了一种系统级封装结构及电子设备。
[0004]本申请的实施例的第一方面提供了一种系统级封装结构，包括MCU裸片和存储器裸片，存储器裸片设置于MCU裸片的上方，MCU裸片和存储器裸片封装设置在基板的上方；
[0005]MCU裸片和存储器裸片之间通过至少三根第一电源绑定线连接；
[0006]第一电源绑定线之间的距离小于或者等于100um。
[0007]根据第一方面，在一种可能的实现方式中，第一电源绑定线之间的距离大于或者等于50um。
[0008]根据第一方面，在一种可能的实现方式中，第一电源绑定线之间平行设置。
[0009]根据第一方面，在一种可能的实现方式中，第一电源绑定线的高度一致；第一电源绑定线的打线弧高相等，第一电源绑定线的打线弧高大于或者等于70um并且小于或者等于200um。
[0010]根据第一方面，在一种可能的实现方式中，第一电源绑定线包括第一公共接地端的绑定线和第一工作电压的绑定线；
[0011]第一公共接地端的绑定线至少有两根；
[0012]第一工作电压的绑定线至少有两根；
[0013]第一公共接地端的绑定线互相之间平行；第一工作电压的绑定线互相之间平行；第一公共接地端的绑定线与第一工作电压的绑定线互相平行。
[0014]根据第一方面，在一种可能的实现方式中，基板内包括上下两层设置的公共接地端的走线层和工作电压的走线层；
[0015]公共接地端的走线层和工作电压的走线层的宽度相等；宽度为254mm；
[0016]公共接地端的走线层和工作电压的走线层的长度相等；公共接地端的走线层和工作电压的走线层的长度为1mm；
[0017]公共接地端的走线层和工作电压的走线层的厚度相等；公共接地端的走线层和工作电压的走线层的厚度为50um；
[0018]公共接地端的走线层和工作电压的走线层之间的距离小于或者等于100um。
[0019]根据第一方面，在一种可能的实现方式中，公共接地端的走线层和工作电压的走线层之间的距离大于或者等于20um并且小于或者等于50um。
[0020]根据第一方面，在一种可能的实现方式中，还包括第一电容，第一电容设置在基板上；
[0021]基板通过至少三根第二电源绑定线与MCU裸片连接；第二电源绑定线包括第二公共接地端的绑定线和第二工作电压的绑定线；
[0022]第一电容通过第二电源绑定线与MCU裸片上的焊盘连接；
[0023]第一电容的一端与第二公共接地端的绑定线连接，第一电容的另一端与第二工作电压的绑定线连接；
[0024]MCU裸片上的焊盘包括第二公共接地端的绑定线和第二工作电压的绑定线对应的焊盘。
[0025]根据第一方面，在一种可能的实现方式中，第二电源绑定线之间的距离小于或者等于100um；第二电源绑定线之间的距离大于或者等于50um；
[0026]第二电源绑定线之间平行设置；第二电源绑定线的高度一致；第二电源绑定线的打线弧高相等，第二电源绑定线的打线弧高大于或者等于70um并且小于或者等于200um。
[0027]根据第一方面，在一种可能的实现方式中，第一电容为100pF至1uF；第一电容的自谐振频率大于存储器裸片的通信速度。
[0028]根据第一方面，在一种可能的实现方式中，第一电容为100nF。
[0029]根据第一方面，在一种可能的实现方式中，基板为BGA基板，BGA基板下表面设置有锡球；
[0030]基板设置在FPC或者PCB的上表面，FPC或者PCB的上表面设置有第二电容，第二电容与BGA基板的锡球连接，第二电容为1uF至10uF；第一电容小于第二电容。
[0031]根据第一方面，在一种可能的实现方式中，基板为QFN基板。
[0032]根据第一方面，在一种可能的实现方式中，存储器裸片为Flash裸片或者PSRAM裸片。
[0033]根据第一方面，在一种可能的实现方式中，还包括树脂材料，树脂材料包覆存储器裸片和MCU裸片。
[0034]本申请的实施例的第二方面提供了一种电子设备，包括第一方面中任一项的系统级封装结构和外壳，系统级封装结构设置于外壳内，外壳设置有屏幕。
[0035]与现有技术相比，本申请实施例的有益效果在于：对于系统级封装来说，微控制单元(Microcontroller Unit，MCU)裸片和存储器裸片之间通过至少三根第一电源绑定线连接，并且该第一电源绑定线之间的距离小于或者等于100um，使得回路阻抗较小，以改善电压跌落的问题。
附图说明
[0036]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0037]图1为本申请实施例提供的一智能手表的模块组成的示意图；
[0038]图2为本申请实施例提供的一PSRAM工作在50MHz下时的尖峰电流波形的示意图；
[0039]图3为本申请实施例提供的一CMOS器件的电路图；
[0040]图4为本申请实施例提供的一PSRAM端的供电电压VDD跌落及过冲波形示意图；
[0041]图5为本申请实施例提供的一理想情况下PSRAM端的供电电压VDD的波形示意图；
[0042]图6为本申请实施例提供的一SIP封装的结构示意图；
[0043]图7为本申请实施例提供的一BGA基板的具体结构的示意图；
[0044]图8为本申请实施例提供的一VDD的绑定线和VSS的绑定线相邻的示意图；
[0045]图9为本申请实施例提供的一种封装结构示意图；
[0046]图10为本申请实施例提供的一电流环路的示意图；
[0047]图11为本申请实施例提供的又一电流环路的示意图；
[0048]图12为本申请实施例提供的再一电流环路的示意图；
[0049]图13为本申请实施例提供的再一电流环路的示意图。
具体实施方式
[0050]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的部分实施例采用举例的方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在各本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种系统级封装结构，其特征在于，包括MCU裸片和存储器裸片，所述存储器裸片设置于所述MCU裸片的上方，所述MCU裸片和所述存储器裸片封装设置在基板的上方；所述MCU裸片和所述存储器裸片之间通过至少三根第一电源绑定线连接；所述第一电源绑定线之间的距离小于或者等于100um。2.根据权利要求1所述的系统级封装结构，其特征在于，所述第一电源绑定线之间的距离大于或者等于50um。3.根据权利要求1所述的系统级封装结构，其特征在于，所述第一电源绑定线之间平行设置。4.根据权利要求1所述的系统级封装结构，其特征在于，所述第一电源绑定线的高度一致；所述第一电源绑定线的打线弧高相等，所述第一电源绑定线的打线弧高大于或者等于70um并且小于或者等于200um。5.根据权利要求1至4中任一项所述的系统级封装结构，其特征在于，所述第一电源绑定线包括第一公共接地端的绑定线和第一工作电压的绑定线；所述第一公共接地端的绑定线至少有两根；所述第一工作电压的绑定线至少有两根；所述第一公共接地端的绑定线互相之间平行；所述第一工作电压的绑定线互相之间平行；所述第一公共接地端的绑定线与所述第一工作电压的绑定线互相平行。6.根据权利要求5所述的系统级封装结构，其特征在于，所述基板内包括上下两层设置的公共接地端的走线层和工作电压的走线层；所述公共接地端的走线层和所述工作电压的走线层的宽度相等；所述宽度为254mm；所述公共接地端的走线层和所述工作电压的走线层的长度相等；所述公共接地端的走线层和所述工作电压的走线层的长度为1mm；所述公共接地端的走线层和所述工作电压的走线层的厚度相等；所述公共接地端的走线层和所述工作电压的走线层的厚度为50um；所述公共接地端的走线层和所述工作电压的走线层之间的距离小于或者等于100um。7.根据权利要求6所述的系统级封装结构，其特征在于，所述公共接地端的走线层和所述工作电压的走线层之间的距离大于或者等于20um并且小于或者等于50um。8.根据权利要求5所述的系统级封装结构，其特征在于，还包括第一电容，所述第一电容设置在...

【专利技术属性】
技术研发人员：谢浩，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：新型
国别省市：