WAT电性测试版图制造技术

本发明专利技术提供一种WAT电性测试版图，包括有源区图形；分别位于有源区图形上两端且等距分布的多个接触孔图形；分别位于有源区图形两端与接触孔图形连接的焊垫图形；位于有源区图形上两端的接触孔图形之间的多组等间距排布的栅极图形；其中，每组栅极图形中包括至少一组错位分布的第一、第二栅极图形，第一、二栅极图形的一端分别超出有源区图形，第一、二栅极图形的另一端分别位于有源区图形范围内。本发明专利技术的测试版图，测量焊垫之间的电阻，如果得到较小的正常金属硅化物电阻，则证明整个蛇形有源区没有发生硅化物制程中断，也就是没有发生薄膜合并的情况，而如果电阻较大甚至有开路的现象，则说明栅极之间可能发生了薄膜合并，制程需要改善。需要改善。需要改善。

【技术实现步骤摘要】
WAT电性测试版图


[0001]本专利技术涉及半导体
，特别是涉及一种WAT电性测试版图。

技术介绍

[0002]随着时代的发展，芯片已经成为全球生活的“必需品”，随着芯片技术的进步，人们的生活越来越智能化，各项出行越来越方便，每天可获得的信息量也越来越大。
[0003]而在集成电路设计与制造要求越来越高的今天，MOS管的特征尺寸变得越来越小，许多制程甚至已经在不断压榨工艺的极限。
[0004]特征尺寸变小的其中一个重要环节，就是多晶硅栅(金属栅)的线宽变小，然后栅与栅之间的间距也随之变小，以达到器件整体缩小的目标。
[0005]而因为栅极间间距的变小，在栅极形成后的薄膜沉积时，就有可能发生合并(merge)的现象，该现象会阻挡后续离子的注入以及硅化物的形成。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种WAT电性测试版图，用于解决现有技术中因为栅极间间距的变小，在栅极形成后的薄膜沉积时，就有可能发生合并(merge)的现象，该现象会阻挡后续离子的注入以及硅化物的形成的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种WAT电性测试版图，包括：
[0008]有源区图形；
[0009]分别位于所述有源区图形上两端且等距分布的多个接触孔图形；
[0010]分别位于所述有源区图形两端与所述接触孔图形连接的焊垫图形；
[0011]位于所述有源区图形上两端的所述接触孔图形之间的多组等间距排布的栅极图形所述焊垫图形之间且位于所述有源区的，多组依次等距分布的栅极图形；其中，
[0012]每组所述栅极图形中包括至少一组错位分布的第一、第二栅极图形，所述第一、二栅极图形的一端分别超出所述有源区图形，所述第一、二栅极图形的另一端分别位于所述有源区图形范围内。
[0013]优选地，所述第一、二栅极图形间的距离满足版图设计中最小设计规则。
[0014]优选地，从所述有源区图形的一端至另一端，每组所述栅极图形中的所述第一、二栅极图形宽度的关键尺寸依次增加。
[0015]优选地，每组所述栅极图形中所述第一、二栅极图形的关键尺寸相等。
[0016]优选地，所述栅极图形的组数为三组。
[0017]优选地，每组所述栅极图形包括两组所述第一、二栅极图形。
[0018]优选地，所述版图设计中的图形为矩形。
[0019]优选地，所述版图用于硅化物形成完整性的检测。
[0020]如上所述，本专利技术的WAT电性测试版图，具有以下有益效果：
[0021]本专利技术提供一种测试版图，测试时，测量焊垫之间的电阻，如果得到较小的正常金
属硅化物电阻，则证明整个蛇形有源区没有发生硅化物制程中断，也就是没有发生薄膜合并的情况，而如果电阻较大甚至有开路的现象，则说明栅极之间可能发生了薄膜合并，制程需要改善。
附图说明
[0022]图1显示为本专利技术的WAT电性测试版图示意图；
[0023]图2显示为本专利技术的蛇形有源区示意图。
具体实施方式
[0024]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0025]请参阅图1，本专利技术提供一种WAT电性测试版图，包括：
[0026]有源区图形；
[0027]分别位于有源区图形10两端且等距分布的多个接触孔图形20；
[0028]分别位于所述有源区图形10两端与接触孔图形20连接的焊垫图形30；
[0029]也就是说，相连的接触孔图形20和焊垫图形30，为该WAT电性测试版图测试图形的两端，在根据该版图制得的半导体器件中，测量两个焊垫之间的电阻，能够得到两个焊垫之间器件的电阻。
[0030]在一种可选的实施方式中，两个焊垫图形30分别有源区图形10外的两侧，根据此种排布方式，两端的焊垫距离栅极较远，不易产生合并。
[0031]位于焊垫图形30以及与其连接的接触孔图形20之间且位于有源区图形10上的，多组依次等距分布的栅极图形40；其中，
[0032]每组栅极图形40中包括至少一组错位分布的第一、第二栅极图形(401,402)，第一、二栅极图形(401,402)的一端分别超出有源区图形10，第一、二栅极图形(401,402)的另一端分别位于有源区图形10范围内，第一、第二栅极图形(401,402)间的距离和栅极图形40间的距离相等。
[0033]在一种可选的实施方式中，第一、二栅极图形(401,402)间的距离满足版图设计中最小设计规则，即在之后的根据该版图得到的半导体器件满足制造工艺的最小设计规则尺寸。
[0034]在一种可选的实施方式中，从有源区图形10的一端至另一端，每组栅极图形40中的第一、二栅极图形(401,402)宽度的关键尺寸依次增加。
[0035]在一种可选的实施方式中，每组栅极图形40中第一、二栅极图形(401,402)的关键尺寸相等，也就是说，第一、二栅极图形(401,402)的大小形状均相等。
[0036]在一种可选的实施方式中，栅极图形40的组数为三组。
[0037]在一种可选的实施方式中，每组栅极图形40包括两组第一、二栅极图形(401,402)。
[0038]在一种可选的实施方式中，版图设计中的图形形状为矩形。
[0039]在一种可选的实施方式中，请参阅图2，形成从左至右呈现蛇形的有源区图形10结构，根据该图形结构制得的半导体器件，测试时，测量焊垫之间的电阻，如果得到较小的正常金属硅化物电阻，则证明整个蛇形有源区没有发生硅化物制程中断，也就是没有发生薄膜合并的情况，而如果电阻较大甚至有开路的现象，则说明栅极之间可能发生了薄膜合并，便于检测焊垫间的电阻。
[0040]在一种可选的实施方式中，版图用于硅化物形成完整性的检测。
[0041]需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0042]综上所述，本专利技术提供一种测试版图，测试时，测量焊垫之间的电阻，如果得到较小的正常金属硅化物电阻，则证明整个蛇形有源区没有发生硅化物制程中断，也就是没有发生薄膜合并的情况，而如果电阻较大甚至有开路的现象，则说明栅极之间可能发生了薄膜合并，制程需要改善。所以，本专利技术有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0043]上述实施例仅例示性说明本专利技术的原理及其功效，而非用于限制本专利技术。任何熟悉此技术的人士皆可在不违背本专利技术的精神及范畴下，对上述实施例进行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种WAT电性测试版图，其特征在于，包括：有源区图形；分别位于所述有源区图形上两端且等距分布的多个接触孔图形；分别位于所述有源区图形两端与所述接触孔图形连接的焊垫图形；位于所述有源区图形上两端的所述接触孔图形之间的多组等间距排布的栅极图形；其中，每组所述栅极图形中包括至少一组错位分布的第一、第二栅极图形，所述第一、二栅极图形的一端分别超出所述有源区图形，所述第一、二栅极图形的另一端分别位于所述有源区图形范围内。2.根据权利要求1所述的WAT电性测试版图，其特征在于：所述第一、二栅极图形间的距离满足版图设计中最小设计规则。3.根据权利要求1所述的WAT电性测试版图，其特征在于：从所...

【专利技术属性】
技术研发人员：雷海波，夏禹，董颖，何志斌，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：