本发明专利技术涉及一种多阻态非易失存储器件及其布尔逻辑实现方法，阻态非易失存储器件包括多阻态存储单元、选通单元、字线和位线，所述选通单元包括漏端、源端和栅端，所述选通单元的栅端和字线连接、源端接地，所述多阻态存储单元的一端和选通单元的漏端连接、另一端和位线连接；所述位线用于输入控制信号B来决定多阻态存储单元执行与、或、异或逻辑运算，所述字线用于输入二值信号W来控制选通单元的打开或关闭。本发明专利技术无需预先配置多阻态存储单元状态，具有多级输入、可并行以及可级联操作的特点，有望用于神经形态器件突触的权值更新和高通量存储器存内计算的实现。量存储器存内计算的实现。量存储器存内计算的实现。
【技术实现步骤摘要】
一种多阻态非易失存储器件及其布尔逻辑实现方法
[0001]本专利技术涉及非易失性存储器存内计算领域，特别是涉及一种多阻态非易失存储器件及其布尔逻辑实现方法。
技术介绍
[0002]随着信息时代的到来，对于海量数据的存储和处理能力需求不断增长。在传统的冯诺依曼结构下，处理器和存储器之间的信息交互带宽和操作速度极大限制了计算效率的进一步提升，并且由于处理器性能和存储器性能的不均衡发展，内存性能的瓶颈效应会越来越严重。而非易失性存储器同时兼备存储量大和操作速度快的特点，有望打破现有的存储架构，解决“内存墙”的问题。
[0003]相变存储器利用了硫系化合物在晶态和非晶态之间电阻(3个数量级)和反射率(～30％)较大差异来进行信息的存储。晶态结构的相变材料具有高反射率、低电阻值的的特点，而在非晶态表现为低反射率、高电阻值。晶态和非晶态之间的转换一般使用电学脉冲的焦耳热完成。相变存储器具备微缩性好，可立体堆叠，多级存储与传统CMOS工艺兼容等特点，被认为是最有潜力的下一代非易失性存储技术。相变存储器有望应用于存储级内存(storage class memory)，填补内存和硬盘之间在存储容量和操作速度之间的空白，并最终打破传统冯诺依曼架构，形成新型存储体系架构。相变存储器件一般由相变存储单元、选通器件、字线、位线、外围驱动电路、灵敏放大电路等结构组成；通过字线、位线施加不同的信号脉冲可以对相变存储单元进行读写操作。相变存储单元的存储原理为相变存储器件提供了固有的计算能力，使得同一个单元同时具备了计算和存储数据的能力。现有方法计算耗时大、效率低、方法复杂，对器件的非易失性和多阻态性利用有限。
技术实现思路
[0004]本专利技术所要解决的技术问题是提供一种多阻态非易失存储器件及其布尔逻辑实现方法，无需预先配置多阻态存储单元状态，具有多级输入、可并行以及可级联操作的特点，有望用于神经形态器件突触的权值更新和高通量存储器存内计算的实现。
[0005]本专利技术解决其技术问题所采用的技术方案是：提供一种多阻态非易失存储器件，包括多阻态存储单元、选通单元、字线和位线，所述选通单元包括漏端、源端和栅端，所述选通单元的栅端和字线连接、源端接地，所述多阻态存储单元的一端和选通单元的漏端连接、另一端和位线连接；所述位线用于输入控制信号B来决定多阻态存储单元执行与、或、异或逻辑运算，所述字线用于输入二值信号W来控制选通单元的打开或关闭。
[0006]所述多阻态存储单元包括至少4个电阻态，每个所述电阻态分别对应多阻态存储单元不同的二进制状态(X
i
,Y
i
)。
[0007]所述多阻态存储单元的数量为若干个且共用一条位线，每个多阻态存储单元均连接有选通单元，每个所述选通单元连接不同的字线。
[0008]所述多阻态存储单元为相变存储器或阻变存储器。
[0009]所述选通单元为晶体管。
[0010]本专利技术解决其技术问题所采用的技术方案是：一种上述多阻态非易失存储器件的布尔逻辑实现方法，包括：
[0011]当输入二值信号为W、且控制信号B为B
HR
时，多阻态存储单元将自身二进制状态(X
i
,Y
i
)和二值信号W进行与操作；其中，控制信号B
HR
用于将多阻态存储单元置于最高电阻态；
[0012]当输入二值信号为W、且控制信号B为B
HS
时，多阻态存储单元将自身二进制状态(X
i
,Y
i
)和二值信号W进行或操作；其中，控制信号B
HS
用于将多阻态存储单元置于最低电阻态；
[0013]当输入二值信号为W、且控制信号B为信号B
LR
或B
LS
时，多阻态存储单元将自身二进制状态(X
i
,Y
i
)中的第二位Y
i
和二值信号W进行异或操作；其中，控制信号B
LS
用于将多阻态存储单元转变到相邻的低阻态，控制信号B
LR
用于将多阻态存储单元转变到相邻的高阻态；
[0014]将与、或、异或操作后的结果存储在多阻态存储单元中。
[0015]当多阻态存储单元处于最低电阻态时，控制信号B
HS
或B
LS
不改变多阻态存储单元的电阻态。
[0016]当多阻态存储单元处于最高电阻态时，控制信号B
HR
或B
LR
不改变多阻态存储单元电阻态。
[0017]当所述多阻态存储单元处于最低电阻态时，不进行异或操作。
[0018]当所述选通单元关闭时，多阻态存储单元的电阻态不发生改变。
[0019]有益效果
[0020]由于采用了上述的技术方案，本专利技术与现有技术相比，具有以下的优点和积极效果：本专利技术不需要预先配置多阻态存储单元状态而在多阻态存储单元内直接进行运算操作；本专利技术不需要额外设计外围逻辑电路进行计算，能够大大节省处理器和存储器之间的传输带宽，提升计算机处理效率。
附图说明
[0021]图1是本专利技术实施方式的多阻态非易失存储器件结构示意图；
[0022]图2(a)是本专利技术实施方式的多阻态非易失性存储器的与逻辑操作相应的真值表图；
[0023]图2(b)是本专利技术实施方式的多阻态非易失性存储器的或逻辑操作相应的真值表图；
[0024]图2(c)是本专利技术实施方式的多阻态非易失性存储器的异或逻辑操作相应的真值表图；
[0025]图3(a)是本专利技术实施方式的多阻态非易失性存储器的与逻辑操作示意图；
[0026]图3(b)是本专利技术实施方式的多阻态非易失性存储器的或逻辑操作示意图；
[0027]图3(c)是本专利技术实施方式的多阻态非易失性存储器的异或逻辑操作示意图；
[0028]图4(a)是本专利技术实施方式的多阻态相变存储器实现并行异或逻辑计算示意图；
[0029]图4(b)是本专利技术实施方式的多阻态相变存储器实现并行异或逻辑状态表图
[0030]图5(a)是本专利技术实施方式的多阻态相变存储器实现级联与逻辑计算示意图；
[0031]图5(b)是本专利技术实施方式的多阻态相变存储器实现与逻辑和或逻辑级联计算逻辑门示意图。
具体实施方式
[0032]下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0033]本专利技术的实施方式涉及一种多阻态非易失存储器件，请参阅图1，多阻态非易失性存储器的基本结构包括非易失存储单元(即多阻态存储单元1)、选通单元2、字线4和位线3，所述选通单元2包括漏端、源端和栅端，所述选通单元2的栅端和字线4连接、源端接地，本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种多阻态非易失存储器件，其特征在于，包括多阻态存储单元、选通单元、字线和位线，所述选通单元包括漏端、源端和栅端，所述选通单元的栅端和字线连接、源端接地，所述多阻态存储单元的一端和选通单元的漏端连接、另一端和位线连接；所述位线用于输入控制信号B来决定多阻态存储单元执行与、或、异或逻辑运算，所述字线用于输入二值信号W来控制选通单元的打开或关闭。2.根据权利要求1所述的多阻态非易失存储器件，其特征在于，所述多阻态存储单元包括至少4个电阻态，每个所述电阻态分别对应多阻态存储单元不同的二进制状态(X
i
,Y
i
)。3.根据权利要求1所述的多阻态非易失存储器件，其特征在于，所述多阻态存储单元的数量为若干个且共用一条位线，每个多阻态存储单元均连接有选通单元，每个所述选通单元连接不同的字线。4.根据权利要求1所述的多阻态非易失存储器件，其特征在于，所述多阻态存储单元为相变存储器或阻变存储器。5.根据权利要求1所述的多阻态非易失存储器件，其特征在于，所述选通单元为晶体管。6.一种如权利要求1
‑
5中任一所述多阻态非易失存储器件的布尔逻辑实现方法，其特征在于，包括：当输入二值信号为W、且控制信号B为B
HR
时，多阻态存储单元将自身二进制状态(X
i
,Y
i
)和二值信号W进行与操作；其中，控制信号B
HR
用于将多阻态存储单元置于最高电阻态；当输入二值信号为W、且控制信号B为B
HS
时，多阻态存储单...
【专利技术属性】
技术研发人员：郑加，蔡道林，宋志棠，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。