具有自对准栅极区和本体区的分裂栅沟道MOS晶体管制造技术

本公开的实施例涉及具有自对准栅极区和本体区的分裂栅沟道MOS晶体管。提出了一种用于制造集成器件的方法，该集成器件具有至少一个集成在半导体材料的裸片上的MOS晶体管。该方法包括形成具有对应场板和栅极区的一个或多个栅极沟槽。本体区通过沿着相对于所述裸片的前表面倾斜的一个或多个注入方向选择性地注入掺杂剂而形成。此外，提出了对应的集成器件和包括该集成器件的系统。件和包括该集成器件的系统。件和包括该集成器件的系统。

【技术实现步骤摘要】
具有自对准栅极区和本体区的分裂栅沟道MOS晶体管


[0001]本公开涉及集成器件领域。更具体地说，本公开涉及MOS晶体管。

技术介绍

[0002]下面介绍本公开的背景，并讨论与其上下文相关的技术。然而，即使当该讨论涉及文件、行为、制品等时，它也不建议或表示所讨论的技术是现有技术的一部分或是与本公开相关的领域中的公知常识有关。
[0003]基于MOS晶体管的集成器件通常用于多种应用。特别地，MOS晶体管是功率应用中最常见的组件之一，其中处理了大量电能；在这种情况下，MOS晶体管设计为以相对较高的电压和/或电流工作。
[0004](功率)MOS晶体管通常具有单元式结构。每个MOS晶体管在多个单元中复制相同的结构，这些单元形成在集成MOS晶体管的相同半导体材料裸片中；单元包括对应的(基本)栅极区和源极区，这些栅极区和源极区例如以交替条带的形式平行连接(提供源极区的高周长/面积比)。此外，MOS晶体管通常具有竖直结构。每个MOS晶体管具有彼此相对的(公共)在裸片的前表面的源极区以及在裸片的后表面的漏极区；以这种方式，在操作中形成在源极区和漏极区之间延伸穿过裸片的沟道。所有这些都允许MOS晶体管在一个相对较小的裸片区内维持高电流(由于其宽沟道)和高电压(由于其长沟道)。.
[0005]特别地，在沟槽栅极型MOS晶体管中，栅极区形成在从裸片的前表面延伸的对应沟槽中；每个沟槽涂有(相对较薄的)绝缘层，然后填充导电材料(例如掺杂多晶硅)形成栅极区。这样，MOS晶体管的沟道沿沟槽的(垂直)壁形成。
[0006]MOS晶体管也可以被提供有场板。每个场板包括导电材料的(绝缘)区，其布置在对应的栅极区和漏极区之间(靠近对应的沟道)。在操作中，场板保持在参考电压(或接地)。场板减小MOS晶体管的栅极/漏极电容Cdg；这对应地增加MOS晶体管的开关频率。此外，场板降低MOS晶体管的漏极/源极导通状态或输出电阻RDSon；这对应地增加了MOS晶体管的安全工作区(SOA)。
[0007]特别是，在分裂栅(或屏蔽栅)型MOS晶体管中，场板由埋入其段中的对应附加栅区(屏蔽栅)形成。场板布置在对应的实际栅极区(上栅极)下方，其控制MOS晶体管的对应沟道的形成，如通常操作。
[0008]因此，MOS晶体管的本体区(其中形成源区)应尽可能保持与裸片中的栅极区相同的深度。为此，在用绝缘层涂覆每个沟槽并用掺杂多晶硅填充之后，将绝缘层蚀刻成凹入沟槽中，直至与场板的所需厚度相对应的水平。然后将绝缘材料沉积在整个裸片上，然后蚀刻以在场板上方的沟槽中形成(相对较厚的)绝缘层。此时，用掺杂多晶硅再次填充沟槽以形成栅极区。
[0009]然而，由于为形成场板和栅极区而进行的蚀刻，场板和栅极区之间的对应绝缘层的厚度受到(相对较大)扩展的影响。因此，本体区和栅极区可以在裸片中处于不同的深度。这种错位(在本体区和栅极区之间)产生MOS晶体管的栅极/漏极电容Cdg的对应变化(和增
加)。此外，相同的失调显著增加了MOS晶体管的漏极/源极导通状态电阻RDSon。因此，增加的栅极/漏极电容Cdg降低了开关频率，而增加的导通电阻RDSon对应地降低了MOS晶体管的SOA。所有这些都会对MOS晶体管的性能产生不利影响(部分破坏了分裂栅结构提供的优势)。

技术实现思路

[0010]为了提供对本公开的基本理解，本文给出了本公开的简化概要；然而，本概要的唯一目的是以简化的形式介绍本公开的一些概念，作为下文更详细描述的前序，并且不应将其解释为对其关键要素的识别，也不应解释为对其范围的描述。
[0011]总的来说，本公开基于将本体区与栅极区自对准的理念。
[0012]具体而言，一个方面提供了一种用于制造集成器件的方法，该集成器件包括集成在半导体材料的裸片上的至少一个MOS晶体管。该工艺包括形成具有对应场板和栅极区的一个或多个栅极沟槽区；本体区通过沿着一个或多个注入方向选择性地注入掺杂剂而形成，所述注入方向相对于裸片的前表面倾斜。
[0013]另一方面提供了对应的集成器件。
[0014]另一方面提供一种系统，其包括至少一个如上所述的集成器件。
[0015]更具体地说，本公开的一个或多个方面在独立权利要求中陈述，其有利特征在从属权利要求中陈述，所有权利要求的措辞通过引用逐字并入本文(参考任何特定方面提供的任何有利特征，经必要修改后适用于所有其他方面)。
附图说明
[0016]本公开的解决方案以及其进一步的特征和优点将通过参考以下详细描述来最好地理解，这些详细描述仅通过非限制性指示的方式给出，将与附图一起阅读(其中，为了简单起见，对应的元素用相同或类似的附图标记表示，它们的解释不重复，每个实体的名称通常用于表示其类型和属性，如值、内容和表示)在这方面，明确规定附图不必按比例绘制(某些细节可能会被夸大和/或简化)，除非另有说明，否则仅用于从概念上说明本文所述的结构和程序。特别是：
[0017]图1示出了根据本公开实施例的集成器件的横截面图中的部分图示，
[0018]图2A
‑
图2M示出了根据本公开实施例的集成器件的制造工艺的主要步骤，以及
[0019]图3示出了根据本公开实施例的包含集成器件的系统的示意框图。
具体实施方式
[0020]特别参考图1，在根据本公开实施例的集成器件100的横截面图中示出了部分图示。
[0021]集成器件100包括MOS晶体管105(或更多)。MOS晶体管105具有分裂沟道栅极(STG)类型的竖直结构。MOS晶体管105实现功率组件，其被设计用于处理相对较高的电功率(例如，大于10w的量级)，例如以对应的相对较高的电流和/或电压(例如，分别大于10A和10V的数量级)操作。
[0022]MOS晶体管105集成在半导体本体上，例如半导体材料的裸片110，例如硅(以便限
定对应的芯片)。通常，半导体材料的N型和P型掺杂剂(或杂质)的浓度通过在字母N和P上分别添加符号+或符号
‑
来表示杂质的高浓度或低浓度，或添加符号++或符号
‑‑
来表示杂质的极高浓度或极低浓度，对应地不加任何符号+或
‑
的字母N和P表示中间值的浓度。裸片110包括N++类型的衬底115(实际上更厚)，在其上布置N类型的(薄)外延层120。外延层120的自由主表面限定了外延层120的前表面125f裸片110，而衬底115的自由主表面限定了衬底115的后表面125b裸片110(彼此相对)。
[0023]MOS晶体管105包括以下部件。区N++型的漏极区由衬底115限定(从后表面125b延伸到裸片110)。区P型的本体区130从前表面125f延伸到外延层120中，以保持与漏极区115分离。MOS晶体管105具有单元结构，具有在多个单元(例如100
‑
1.000)中复制的相同结构。具体地，每个单元包括以下组件。区N+型消息极源区135区从前表面125f延伸至本体区1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于制造集成器件的工艺，所述集成器件包括至少一个MOS晶体管，所述至少一个MOS晶体管被集成在具有主表面的第一类型导电性的半导体材料的裸片上，所述工艺包括：形成从所述主表面延伸到所述裸片中的一个或多个栅极沟槽；用电绝缘材料涂覆所述栅极沟槽，以获得涂覆有对应分离绝缘层的所述栅极沟槽的对应涂覆内部部分和涂覆有对应栅极绝缘层的所述栅极沟槽的对应涂覆外部部分；用形成对应场板的导电材料填充所述栅极沟槽的经涂覆内部部分；用电绝缘材料的对应分裂绝缘层覆盖所述场板；沿着相对于所述主表面倾斜的一个或多个注入方向将第二类型导电性的掺杂剂从所述主表面注入到所述裸片中，所述掺杂剂通过在所述栅极沟槽的所述外部部分的所述前表面和侧表面处的注入区中通过并且在所述分裂绝缘层处的阻挡区中被阻挡而被选择性地注入；扩散被注入的掺杂剂以形成本体区；以及用导电材料填充所述栅极沟槽的经涂覆外部部分来形成对应栅极区，从而所述对应栅极区从所述主表面与所述本体区在深度上基本上自对准。2.根据权利要求1所述的工艺，其中注入所述第二类型导电性的掺杂剂包括：沿着所述注入方向中的第一方向和第二方向注入掺杂剂，从而分别与所述主表面的法线形成具有相对值的第一角度和第二角度。3.根据权利要求2所述的工艺，其中所述第一角度和所述第二角度在
±
51
°
到
±
54
°
的范围内。4.根据权利要求1所述的方法，其中注入所述第二类型导电性的掺杂剂包括：通过在通过区的电绝缘材料的通过绝缘层通过并且在所述阻挡区被电绝缘材料的阻挡绝缘层阻挡来选择性地注入掺杂剂，所述通过绝缘层和所述阻挡绝缘层的厚度分别低于和高于注入阈值。5.根据权利要求4所述的工艺，其中所述注入阈值为200nm。6.根据权利要求4所述的工艺，还包括：在所述栅极绝缘层上方的所述注入区和所述分裂绝缘层上方的所述阻挡区上形成电绝缘材料的辅助绝缘层，以分别获得所述通过绝缘层和所述阻挡绝缘层；以及在所述掺杂剂的所述注入之后，去除所述辅助绝缘层。7.根据权利要求6所述的工艺，其中所述辅助绝缘层的电绝缘材料不同于所述栅极绝缘层和所述分裂绝缘层的电绝缘材料，所述工艺包括：在所述掺杂剂的所述注入之后，通过作用于所述辅助绝缘层的电绝缘材料而不作用于所述栅极绝缘层和所述分裂绝缘层的电绝缘材料的选择性蚀刻，来去除所述辅助绝缘层。8.根据权利要求7所述的方法，其中所述辅助绝缘层的电绝缘材料为氮化硅，并且所述栅极绝缘层和所述分裂绝缘层的电绝缘材料为氧化硅。9.一种集成器件，包括集成在半导体材料的裸片上的至少一个MOS晶体管，所述集成器件通过根据权利要求1所述的工艺制造。10.一种系统，包括至少一个根据权利要求9所述的集成器件。11.一种方法，包括：
形成从第一表面延伸到半导体裸片中的栅极沟槽，所述半导...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：