针对存储器系统的对长度兼容极性码的纠错技术方案

创造性方面包括一种极性码编码系统，其包括用于接收输入数据并将其分割为分割输入数据单元的分割单元。编码器对分割输入数据单元进行编码，并且生成经编码的分割输入数据单元。乘法器单元对分割输入数据单元和生成器矩阵执行矩阵乘法，并且生成矩阵乘积。加法器单元对经编码的分割输入数据单元和矩阵乘积执行矩阵加法。组合单元将编码器的输出组合到目标码字X中。该目标码字X可以是长度为N的码字X，其中N＝N1+N2+...+N

【技术实现步骤摘要】
针对存储器系统的对长度兼容极性码的纠错
[0001]相关申请的交叉引用
[0002]本申请要求2020年12月28日提交的美国临时申请序列号63/131,308的权益，该美国临时专利申请通过引用结合于此。


[0003]本公开涉及计算机存储器系统，并且更具体地，涉及用于存储器系统的对长度兼容极性码(length
‑
compatible polar code)的纠错。

技术介绍

[0004]在计算机存储器系统中极性码可以用于纠错。存储器设备(诸如NAND快闪设备)可以存储具有特定长度的数据。除了数据之外，还可以存储奇偶校验信息。数据和奇偶校验的总长度可以不是二(2)的幂。构造长度兼容极性码的一些方法包括删余(puncture)和缩短，但是这样的方法会导致更高的复杂度、更差的纠错性能或两者兼有。

技术实现思路

[0005]创造性方面包括一种极性码编码系统，其包括用于接收输入数据并将输入数据分割为分割输入数据单元的分割单元。编码器对分割输入数据单元进行编码，并且生成经编码的分割输入数据单元。乘法器单元对分割输入数据单元和生成器矩阵执行矩阵乘法，并且生成矩阵乘积。加法器单元对经编码的分割输入数据单元和矩阵乘积执行矩阵加法。组合单元将编码器的输出组合到目标码字X中。该目标码字X可以是长度为N的码字X，其中N＝N1+N2+...+N
m
，其中N1、N2至N
m
中的每一个都是二(2)的幂。
[0006]一些实施例包括一种用于执行针对存储器系统的对长度兼容极性码的纠错的方法。该方法可以包括构造耦合的码矩阵结构，包括对角布置的两个或更多个尺寸递增的G矩阵。该方法可以包括使用耦合的码矩阵结构来获得目标码字X的生成器矩阵P
ij
。该方法可以包括将输入数据划分为第一分割输入数据单元和第二分割输入数据单元。该方法可以包括由编码器对第一分割输入数据单元进行编码来生成第一经编码的分割输入数据单元。该方法可以包括由乘法器单元对生成器矩阵P
ij
和第二分割输入数据单元执行矩阵乘法来生成乘积矩阵。该方法可以包括由加法器单元对乘积矩阵和第一经编码的分割输入数据单元执行矩阵加法。
[0007]一些实施例包括一种用于执行针对存储器系统的对长度兼容极性码的纠错的方法。该方法可以包括由分割单元接收输入数据。该方法可以包括由分割单元将输入数据分割为第一分割输入数据单元和第二分割输入数据单元。该方法可以包括由编码器对第一分割输入数据单元进行编码。该方法可以包括由编码器来生成经编码的分割输入数据单元。该方法可以包括由乘法器单元对第二分割输入数据单元和生成器矩阵执行矩阵乘法。该方法可以包括由乘法器单元来生成矩阵乘积。该方法可以包括由加法器单元对经编码的分割输入数据单元和矩阵乘积执行矩阵加法。
附图说明
[0008]根据参考附图进行的以下详细描述，本专利技术原理的前述和附加特征与益处将变得更为清楚，其中：
[0009]图1示出了根据本公开的示例实施例的包括数据和奇偶校验信息的ECC码字的长度的示例图。
[0010]图2示出了根据本公开的示例实施例的被划分为多个极性码的极性码编码结构的示例图。
[0011]图3示出了根据本公开的示例实施例的包括目标码字的生成器矩阵的极性码编码结构的示例图。
[0012]图4示出了根据本公开的示例实施例的示出图3的目标码字的生成器矩阵的推导的耦合的码矩阵结构的示例图。
[0013]图5A示出了根据本公开的示例实施例的示出图3的目标码字的生成器矩阵的推导的耦合的码矩阵结构的一般实例的示例图。
[0014]图5B示出了根据本公开的示例实施例的示出图3的目标码字的生成器矩阵的推导的耦合的码矩阵结构的具体实例的示例图。
[0015]图6示出了根据本公开的示例实施例的图4的耦合的码矩阵结构的数学表示的示例图。
[0016]图7示出了根据本公开的示例实施例的极性码解码结构的示例框图。
[0017]图8A示出了根据本公开的示例实施例的包括一种用于执行针对存储器系统的对长度兼容极性码的纠错的技术的流程图。
[0018]图8B示出了根据本公开的示例实施例的包括另一种用于执行针对存储器系统的对长度兼容极性码的纠错的技术的流程图。
[0019]图9示出了根据本公开的示例实施例的示出长度兼容极性码性能的曲线图的示例框图。
[0020]图10示出了根据本公开的示例实施例的包括计算设备的系统的示例框图。
[0021]图11示出了根据本公开的示例实施例的包括具有存储器控制器的处理器、存储设备和存储器的系统的示例框图。
[0022]图12示出了根据本公开的示例实施例的包括具有固态驱动(SSD)控制器和闪存芯片的板的系统的示例框图。
具体实施方式
[0023]现在将详细参考在本文中公开的实施例，在附图中示出了这些实施例的示例。在以下详细描述中，阐述了多个具体细节以使得能够透彻理解本专利技术构思。然而，应该理解，本领域普通技术人员可以在没有这些具体细节的情况下实践本专利技术构思。在其他实例中，没有详细描述公知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的各方面。
[0024]将理解，尽管本文可以使用术语第一、第二等来描述各种元素，但是这些元素不应该受到这些术语的限制。这些术语仅用于区分一个元素与另一个元素。例如，在不脱离本专利技术构思的范围的情况下，第一码可以被称为第二码，并且类似地，第二码可以被称为第一码。
[0025]在本专利技术构思的描述中使用的术语是仅出于描述特定实施例的目的的，并且不旨在限制本专利技术构思。如在本专利技术构思的描述和所附权利要求中使用的单数形式“一”、和“该”也旨在包括复数形式，除非上下文另有明确说明。还将理解，本文所使用的术语“和/或”是指并包含相关联的所列项目中的一个或多个的任何和所有可能的组合。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元素和/或组件的存在，但不排除存在或者添加一个或多个其他特征、整数、步骤、操作、元素、组件和/或其组合。附图的组件和特征不一定按比例绘制。
[0026]极性码在具有低复杂度编码器和解码器的二进制对称无记忆信道上可以是容量实现的。复杂度可以是O(N log N)，其中N是码长度。然而，标准极性码在码长上可能存在限制，其中可能仅允许二(2)的幂。存储器系统纠错码(error
‑
correcting code，ECC)尺寸通常可能不是二(2)的幂。例如，数据(例如，长度为16千字节(KB))加奇偶校验(例如，长度为2KB)可以等于ECC码字(例如，长度为18KB，其不是二(2)的幂)。目标码字X的长度E可以略大于N，其中N为2的幂。构造长度兼容极性码的一些方法可以包括1)速率匹配方案(例如，删余和缩短)，其中不被发送或存储码字的部分，以及2)多内核(multi
‑
kernel)构造。...

【技术保护点】

【技术特征摘要】
1.一种极性码编码系统，包括：分割单元，被配置为接收输入数据，并且将输入数据分割为第一分割输入数据单元和第二分割输入数据单元；编码器，被配置为对第一分割输入数据单元进行编码，并且生成经编码的分割输入数据单元；乘法器单元，被配置为对第二分割输入数据单元和生成器矩阵执行矩阵乘法，并且生成矩阵乘积；以及加法器单元，被配置为对经编码的分割输入数据单元和矩阵乘积执行矩阵加法。2.根据权利要求1所述的系统，其中，所述编码器是第一编码器，所述乘法器单元是第一乘法器单元，所述加法器单元是第一加法器单元，所述生成器矩阵是第一生成器矩阵，所述经编码的分割输入数据单元是第一经编码的分割输入数据单元，并且所述系统还包括：第二编码器，被配置为对第二分割输入数据单元进行编码，并且生成第二经编码的分割输入数据单元；第二乘法器单元，被配置为对第三分割输入数据单元和第二生成器矩阵执行矩阵乘法，并且生成第二矩阵乘积；以及第二加法器单元，被配置为对第一经编码的分割输入数据单元和第二矩阵乘积执行矩阵加法。3.根据权利要求2所述的系统，还包括：第三乘法器单元，被配置为对第三分割输入数据单元和第三生成器矩阵执行矩阵乘法，并且生成第三矩阵乘积；以及第三加法器单元，被配置为对第二经编码的分割输入数据单元和第三矩阵乘积执行矩阵加法。4.根据权利要求3所述的系统，还包括：第三编码器，被配置为对第三分割输入数据单元进行编码，并且生成第三经编码的分割输入数据单元；第四乘法器单元，被配置为对第m分割输入数据单元和第四生成器矩阵执行矩阵乘法，并且生成第四矩阵乘积；第四加法器单元，被配置为对第一经编码的分割输入数据单元和第四矩阵乘积执行矩阵加法；第五乘法器单元，被配置为对第m分割输入数据单元和第五生成器矩阵执行矩阵乘法，并且生成第五矩阵乘积；第五加法器单元，被配置为对第二经编码的分割输入数据单元和第五矩阵乘积执行矩阵加法；第六乘法器单元，被配置为对第m分割输入数据单元和第六生成器矩阵执行矩阵乘法，并且生成第六矩阵乘积；以及第六加法器单元，被配置为对第三经编码的分割输入数据单元和第六矩阵乘积执行矩阵加法。5.根据权利要求4所述的系统，还包括第n编码器，其被配置为对第m分割输入数据单元进行编码，并且生成第m经编码的分割输入数据单元。
6.根据权利要求5所述的系统，还包括组合单元，其被配置为将第一编码器的输出、第二编码器的输出、第三编码器的输出和第n编码器的输出组合到目标码字X中。7.根据权利要求6所述的系统，其中，所述目标码字X是长度兼容码字。8.根据权利要求4所述的系统，其中：所述第一乘法器单元、所述第二乘法器单元、所述第三乘法器单元、所述第四乘法器单元、所述第五乘法器单元和所述第六乘法器单元为单个且相同的乘法器单元；并且所述第一加法器单元、所述第二加法器单元、所述第三加法器单元、所述第四加法器单元、所述第五加法器单元和所述第六加法器单元是单个且相同的加法器单元。9.根据权利要求1所述的系统，其中，所述生成器矩阵是包括对角布置的两个或更多个尺寸递增的G矩阵的耦合的码矩阵结构的子矩阵。10.一种用于针对存储器系统的长度兼容极性码执行纠错的方法，所述方法包括：构造耦合的码矩阵结构，所述耦合的码矩阵结构包括对角布置的两个或更多个尺寸递增的G矩阵；使用耦合的码矩阵结构来获得目标码字X的生成器矩阵P
ij
；将输入数据划分为第一分割输入数据单元和第二分割输入数据单元；由编码器对第一分割输入数据单元进行编码来生成经编码的分割输入数据单元；由乘法器单元对生成器矩阵P
ij
...

【专利技术属性】
技术研发人员：吴炜，R皮丘马尼，Z李，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：