改进寄生电容的品质因数制造技术

本发明专利技术公开了一种集成电路(200)，其包括衬底(202)、耦接到所述衬底(202)的参考触点(204)、所述衬底(202)上方的电容器(210)和衬底元件(218)。所述电容器(210)包括具有相关联寄生电容(CP)的第一导电元件(214)以及与所述第一导电元件电隔离的第二导电元件(212)。所述衬底元件(218)通过所述寄生电容耦接到所述第一导电元件(214)并耦接到所述参考触点(204)。所述衬底元件(218)包括在所述衬底(202)中并与所述第一导电元件(214)和所述参考触点(204)对准的导电掺杂区。考触点(204)对准的导电掺杂区。

【技术实现步骤摘要】
改进寄生电容的品质因数
[0001]相关申请交叉引用
[0002]本申请要求2020年12月29日提交的美国临时专利申请号63/131,405的优先权，该专利申请通过引用并入本文。


[0003]本专利技术整体涉及集成电路，并且更具体地，涉及用于改进集成电路内的寄生电容的品质因数的技术。

技术介绍

[0004]为了互连电气系统以在系统之间交换数据或功率，通常期望进行隔离。例如，两个系统可由不共享公共接地连接的不同电源供电。两个系统可被电隔离以防止一个系统中的电流和电压对另一系统产生负面影响，例如通过损坏或干扰另一系统的一个或更多个部件的操作。一种形式的隔离使用一个或更多个电容器来提供电隔离并在系统之间电容耦接数据信号。然而，基于电容器的隔离解决方案通常包括寄生电容，寄生电容吸收信号能量并且由于将信号能量分流到本地接地的底板寄生电容而导致显著的信号路径衰减。更具体地说，在衬底(诸如半导体衬底)的顶部上制造一些现有的基于电容器的隔离解决方案会在隔离电容器的底板和参考端子(诸如接地)之间产生寄生电容和串联电阻，这限制了使用隔离电容器的数据通信的操作频率。这导致不良的功率效率，并且大量的寄生电容可严重地限制带宽，从而导致数据速率的限制和增加的数据延迟。

技术实现思路

[0005]所描述的示例将衬底元件添加到衬底。衬底元件包括衬底的一个或更多个导电掺杂区，其与参考端子和隔离电容器的底板重叠。一个或更多个导电掺杂区提供从隔离电容器的底板到参考端子的导电路径，其减小与寄生电容相关的串联电阻，并且由此改进与寄生电容相关的品质因数。改进的品质因数减小通过寄生电容的耗散损耗，从而使用隔离电容器来实现更高频率的数据通信。此外，在所描述的示例中，衬底元件在集成电路(“IC”)制造过程的前段制程(“FEOL”)部分或区段期间被添加，这限制了对隔离电容器的隔离额定值的影响。
[0006]在一个示例中，集成电路包括衬底、耦接到衬底的参考触点、衬底上方的电容器和衬底元件。电容器包括具有相关联寄生电容的第一导电元件以及与第一导电元件电隔离的第二导电元件。衬底元件通过寄生电容耦接到第一导电元件并耦接到参考触点。衬底元件包括在衬底中并与第一导电元件和参考触点对准的导电区。
[0007]在另一个示例中，一种系统包括隔离电路，所述隔离电路包括：半导体衬底；参考触点，所述参考触点耦接到所述半导体衬底；隔离电容器，所述隔离电容器处于所述半导体衬底上方；以及导电掺杂区，所述导电掺杂区处于所述半导体衬底中。隔离电容器包括具有相关联寄生电容的第一导电元件以及与第一导电元件电流隔离的第二导电元件。导电区与
第一导电元件和参考触点对准。
[0008]在另一个示例中，一种制造集成电路的方法包括在衬底中形成具有导电掺杂区的衬底元件。该方法还包括在衬底上形成与衬底元件对准并机械耦接到衬底元件的参考触点。该方法还包括形成在衬底上方并与导电掺杂区对准的电容器，电容器具有第一和第二电隔离导电元件，第一导电元件具有相关联的寄生电容。
附图说明
[0009]图1是具有多个衬底元件的示例性隔离系统的示意图。
[0010]图2是具有衬底元件的示例性集成电路的部分截面图。
[0011]图3是具有衬底元件的另一个示例性集成电路的部分截面图。
[0012]图4是具有衬底元件的另一个示例性集成电路的部分截面图。
[0013]图5是具有衬底元件的另一个示例性集成电路的部分截面图。
[0014]图6是示出与寄生电容相关联的品质因数的图形表示，通过包括根据一个或多个示例的衬底元件来改进/提高该品质因数。
[0015]图7是图2的示例性集成电路的局部平面图。
[0016]图8是具有图案化区的示例性衬底元件的局部平面图。
[0017]图9是并入了图1的隔离系统的隔离模块的示意图。
[0018]图10是并入了图9的隔离模块的系统的透视图。
[0019]图11是用于制造具有衬底元件的集成电路的示例性方法的流程图。
[0020]图12是用于制造具有衬底元件的集成电路的另一个示例性方法的流程图。
[0021]图13是用于制造具有衬底元件的集成电路的另一个示例性方法的流程图。
具体实施方式
[0022]在附图中，类似的参考数字始终指类似的元件，并且各种特征不一定按比例绘制。在说明书和权利要求中，术语“耦接(couple、coupled、couples)”是指间接或直接的电连接或机械连接。
[0023]首先参考图1，其是表示具有多个衬底元件SE1和SE2的示例性隔离系统120的示意图。在一个示例中，系统120是较大系统(诸如隔离高速/全速通用串行总线系统的隔离低压差分信令系统)内的模块的一个或更多个集成电路的等效电路。隔离系统120包括通过互连件134耦接在一起的隔离和谐振电路122a和122b。互连件134被表示为电感LBW。在一个示例中，互连件134是接合线。在另一个示例中，互连件134是图案化金属。系统120可提供用于在数字隔离器或其他隔离应用中采用以跨越电流隔离势垒传送数字信号的带通或多阶滤波网络。
[0024]隔离和谐振电路122a包括耦接或隔离电容器C1、衬底元件SE1和被示为滤波电感器LF1的线圈。在替代示例中，隔离和谐振电路122a包括LF1并且还包括并联耦接在一起的滤波电容器CF1。在另一示例中，线圈被实现为变压器而不是电感器LF1，包括或不包括CF1。在又一示例中，LF1被实现为传输线，包括或不包括CF1。
[0025]电容器C1包括称为顶板128t的导电元件和称为底板128b的导电元件。电容器C1的底板128b具有相关联的寄生电容CP1，并且顶板128t与电容器C1的底板128b电隔离。
[0026]如图所示，电容器C1的顶板128t耦接到互连件134的一端，并且电容器C1的底板128b耦接到节点126。节点126可表示到系统120外部的其他电路，诸如用于发送数据信号的发射电路的连接。衬底元件SE1通过寄生电容CP1耦接到电容器C1的底板128b，并且耦接到第一接地连接或参考节点132。电感器LF1具有耦接到电容器C1的底板128b的一端并且具有耦接到接地连接132的另一个端。当为隔离和谐振电路122a的一部分时，电容器CF1具有耦接到电容器C1的底板128b的一个板并且具有耦接到接地连接132的另一个板。
[0027]隔离和谐振电路122b包括耦接或隔离电容器C2、衬底元件SE2和被示为滤波电感器LF2的线圈。在替代示例中，隔离和谐振电路122b包括LF2并且还包括并联耦接在一起的滤波电容器CF2。在另一示例中，线圈被实现为变压器而不是电感器LF2，包括或不包括CF2。在又一示例中，LF2被实现为传输线，包括或不包括CF2。此外，在一些示例中，电路122a和122b可匹配或基本相同。在其他示例中，电路122a和122b可以是不同的。
[0028]电容器C2包括称为顶板136t的导电元件和称为底板13本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：衬底；参考触点，所述参考触点耦接到所述衬底；电容器，所述电容器处于所述衬底上方并且包括：第一导电元件，所述第一导电元件具有相关联的寄生电容；以及第二导电元件，所述第二导电元件与所述第一导电元件电隔离；以及衬底元件，所述衬底元件通过所述寄生电容耦接到所述第一导电元件并耦接到所述参考触点，其中所述衬底元件包括在所述衬底中并与所述第一导电元件和所述参考触点对准的导电掺杂区。2.根据权利要求1所述的集成电路，其中所述导电掺杂区包括与所述第一导电元件和所述参考触点两者对准的单个均匀掺杂区。3.根据权利要求2所述的集成电路，其中所述衬底为p型衬底，并且所述均匀掺杂区为p+掺杂区。4.根据权利要求2所述的集成电路，其中所述衬底为n型衬底，并且所述均匀掺杂区为n+掺杂区。5.根据权利要求1所述的集成电路，其中所述衬底包括与所述第一导电元件对准的阱，并且所述导电掺杂区包括：第一掺杂区，所述第一掺杂区位于所述阱内并与所述第一导电元件对准；以及第二掺杂区，所述第二掺杂区位于所述阱外并与所述参考触点对准。6.根据权利要求5所述的集成电路，其中所述衬底为p型衬底，所述阱为n型阱，所述第一掺杂区为n+掺杂区，并且所述第二掺杂区为p+掺杂区。7.根据权利要求5所述的集成电路，其中所述衬底为n型衬底，所述阱为p型阱，所述第一掺杂区为p+掺杂区，并且所述第二掺杂区为n+掺杂区。8.根据权利要求1所述的集成电路，其中所述导电掺杂区包括硅化区。9.根据权利要求1所述的集成电路，其中所述导电掺杂区包括非图案化区。10.根据权利要求1所述的集成电路，其中所述导电掺杂区包括图案化区。11.一种系统，包括：隔离电路，所述隔离电路包括：半导体衬底；参考触点，所述参考触点耦接到所述半导体衬底；隔离电容器，所述隔离电容器处于所述半导体衬底上方并且包括：第一导电元件，所述第一导电元件具有相关联的寄生电容；以及第二导电元件，所述第二导电元件与所述第一导电元件电流隔离；以及导电掺杂区，所述导电掺杂区处于所述半导体衬底中，其中所述导电掺杂区与所述第一导电元件和所述参考触点对准。12.根据权利要求11所述的系统，其中所述隔离电路是包括第一半导体衬底、第一参考触点、第一隔离电容器和第一导电掺杂区的第一隔离电路，并且所述系统还包括：第二隔离电路，所述第二隔离电路电连接到所述第一隔离电路并且包括：第二半导体衬底；第二参考触点，所述第二参考触点耦接到所述第二半导体衬底；
第二隔离电容器，所述第二隔离电容器处于所述第二半导体衬底上方并且包括：第三导电元件，所述第三导电元件具有相关联的第二寄生电容；以及第四导电元件，所述第四导电元件与所述第三导电元件电流隔离；以及第二导电掺杂区，所述第二导电掺杂区处于所述第二半导体衬底中，其中所述第二导电掺杂区与所述第三导电元件和所述第二参考触点对准；并且其中所述第一隔离电路与第一集成电路集成，并且所述第二隔离电路与第二集成电路集...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：