半导体结构及其制备方法技术

本发明专利技术涉及一种半导体结构及其制备方法。半导体结构包括：衬底，衬底具有选择栅区域及控制栅区域；第一栅氧化层，位于选择栅区域的上表面；第二栅氧化层，位于控制栅区域的上表面；第二栅氧化层的厚度大于第一栅氧化层的厚度；选择栅极结构，位于第一栅氧化层的上表面；控制栅极结构，位于第二栅氧化层的上表面。本发明专利技术的半导体结构减薄了第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。能够提高读速度。能够提高读速度。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及集成电路
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着集成电路技术的发展，出现了嵌入式闪存（Embedded Flash Memory，E
‑
Flash）技术，嵌入式闪存具有工作速度快、单元面积小、集成度高、可靠性好等优点，嵌入式闪存通常可以内嵌各种嵌入式芯片之中，嵌入式芯片可以包括汽车中的微控制器（Micro Controller Unit，MCU）芯片，用户识别（ Subscriber Identity Module，SIM）芯片、银行卡芯片等等。
[0003]传统技术中，嵌入式闪存通常包括多个闪存单元（cell），每个闪存单元包括一个选择栅晶体管（Select Gate Transistor）和一个控制栅晶体管（Control Gate Transistor），通过选择栅晶体管可以选定或者取消选定固定地址的闪存单元进行操作，控制栅晶体管即通常意义上存储“0/1”的单元，将选择栅晶体管与控制栅晶体管串联，并通过对选择栅晶体管以及控制栅晶体管设置不同的偏压，可以实现对任意一个闪存单元的读取。然而，传统技术中，在对闪存单元进行读操作时，选择栅晶体管的读功耗较大（约为200uA/MHZ），存在读取速度较慢的问题。

技术实现思路

[0004]基于此，有必要针对现有技术中读取速度较慢的问题提供一种半导体结构及其制备方法。
[0005]为了实现上述目的，一方面，本专利技术提供了一种半导体结构，所述半导体结构包括：衬底，所述衬底具有选择栅区域及控制栅区域；第一栅氧化层，位于所述选择栅区域的上表面；第二栅氧化层，位于所述控制栅区域的上表面；所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度；选择栅极结构，位于所述第一栅氧化层的上表面；控制栅极结构，位于所述第二栅氧化层的上表面。
[0006]在其中一个实施例中，所述第一栅氧化层的厚度为30埃~90埃，所述第二栅氧化层的厚度为60埃~120埃。
[0007]在其中一个实施例中，所述选择栅极结构包括：第一浮栅，位于所述第一栅氧化层的上表面；选择栅，位于所述第一浮栅上，且与所述第一浮栅相接触；所述控制栅极结构包括：第二浮栅，位于所述第二栅氧化层的上表面；第一栅间介质层，位于所述第二浮栅的上表面；控制栅，位于所述第一栅间介质层的上表面。
[0008]在其中一个实施例中，所述选择栅极结构还包括第二栅间介质层，位于所述第一
浮栅的上表面，所述第二栅间介质层内形成有开口，所述开口至少暴露出所述第一浮栅；所述选择栅位于所述第二栅间介质层的上表面，并填满所述开口。
[0009]在其中一个实施例中，所述半导体结构还包括：源区，位于所述衬底内，且位于所述控制栅极结构远离所述选择栅极结构的一侧；漏区，位于所述衬底内，且位于所述选择栅极结构远离所述控制栅极结构的一侧。
[0010]本专利技术的半导体结构，包括：衬底，所述衬底具有选择栅区域及控制栅区域；第一栅氧化层，位于所述选择栅区域的上表面；第二栅氧化层，位于所述控制栅区域的上表面；所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度；选择栅极结构，位于所述第一栅氧化层的上表面；控制栅极结构，位于所述第二栅氧化层的上表面。由于减薄了所述第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
[0011]本专利技术还提供了一种半导体结构的制备方法，包括如下步骤：提供衬底，所述衬底具有选择栅区域及控制栅区域；于所述选择栅区域的上表面形成第一栅氧化层，并于所述控制栅区域的上表面形成第二栅氧化层；所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度；于所述第一栅氧化层的上表面形成选择栅极结构，并于所述第二栅氧化层的上表面形成控制栅极结构。
[0012]在其中一个实施例中，所述于所述选择栅区域的上表面形成第一栅氧化层，并于所述控制栅区域的上表面形成第二栅氧化层，包括：于所述控制栅区域的上表面形成第一氧化层；于所述第一氧化层的上表面及所述选择栅区域的上表面形成第二氧化层；位于所述选择栅区域的所述第二氧化层作为所述第一栅氧化层；位于所述控制栅区域的所述第二氧化层与所述第一氧化层共同构成所述第二栅氧化层。
[0013]在其中一个实施例中，所述于所述控制栅区域的上表面形成第一氧化层，包括：于所述衬底的上表面形成氧化材料层，所述氧化材料层覆盖所述控制栅区域的上表面及所述选择栅区域的上表面；去除所述控制栅区域之外的氧化材料层，保留于所述控制栅区域的氧化材料层即为所述第一氧化层。
[0014]在其中一个实施例中，所述于所述第一栅氧化层的上表面形成选择栅极结构，并于所述第二栅氧化层的上表面形成控制栅极结构，包括：于所述第一栅氧化层的上表面形成第一浮栅，并于所述第二栅氧化层的上表面形成第二浮栅；于所述第二浮栅的上表面形成第一栅间介质层；于所述第一栅间介质层的上表面形成控制栅，并于所述第一浮栅上形成选择栅，所述选择栅与所述第一浮栅相接触。
[0015]在其中一个实施例中，于所述第二浮栅的上表面形成第一栅间介质层的同时，还于所述第一浮栅的上表面形成第二栅间介质层，所述第二栅间介质层内具有开口，所述开口至少暴露出所述第一浮栅；所述选择栅位于所述第二栅间介质层的上表面，并填满所述开口。
[0016]在其中一个实施例中，于所述第一栅氧化层的上表面形成选择栅极结构，并于所述第二栅氧化层的上表面形成控制栅极结构之后，还包括：于所述衬底内形成源区及漏区，所述源区位于所述控制栅极结构远离所述选择栅极结构的一侧，所述漏区位于所述选择栅极结构远离所述控制栅极结构的一侧。
[0017]本专利技术的半导体结构的制备方法，于所述选择栅区域的上表面形成第一栅氧化层，并于所述控制栅区域的上表面形成第二栅氧化层；所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度，由于减薄了所述第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
附图说明
[0018]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为一实施例中提供的半导体结构的制备方法的流程图；图2为一实施例中提供的半导体结构的制备方法中步骤S101所得结构的截面示意图；图3为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面示意图；图4为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面示意图；图5为一实施例中提供的半导体结构的制备方法中于选择栅区域的上表面形成第一栅氧化层，并于控制栅区域的上表面形成第二栅氧化层的流程示意图；图6为一实施例中提供的半导体结构的制备方法中步骤S501所得结构的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，所述半导体结构包括：衬底，所述衬底具有选择栅区域及控制栅区域；第一栅氧化层，位于所述选择栅区域的上表面；第二栅氧化层，位于所述控制栅区域的上表面；所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度；选择栅极结构，位于所述第一栅氧化层的上表面；控制栅极结构，位于所述第二栅氧化层的上表面。2.根据权利要求1所述的半导体结构，其特征在于，所述第一栅氧化层的厚度为30埃~90埃，所述第二栅氧化层的厚度为60埃~120埃。3.根据权利要求1所述的半导体结构，其特征在于，所述选择栅极结构包括：第一浮栅，位于所述第一栅氧化层的上表面；选择栅，位于所述第一浮栅上，且与所述第一浮栅相接触；所述控制栅极结构包括：第二浮栅，位于所述第二栅氧化层的上表面；第一栅间介质层，位于所述第二浮栅的上表面；控制栅，位于所述第一栅间介质层的上表面。4.根据权利要求3所述的半导体结构，其特征在于，所述选择栅极结构还包括第二栅间介质层，位于所述第一浮栅的上表面，所述第二栅间介质层内形成有开口，所述开口至少暴露出所述第一浮栅；所述选择栅位于所述第二栅间介质层的上表面，并填满所述开口。5.根据权利要求1至4中任一项所述的半导体结构，其特征在于，还包括：源区，位于所述衬底内，且位于所述控制栅极结构远离所述选择栅极结构的一侧；漏区，位于所述衬底内，且位于所述选择栅极结构远离所述控制栅极结构的一侧。6.一种半导体结构的制备方法，其特征在于，所述半导体结构的制备方法包括：提供衬底，所述衬底具有选择栅区域及控制栅区域；于所述选择栅区域的上表面形成第一栅氧化层，并于所述控制栅区域的上表面形成第二栅氧化层；所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度；于所述第一栅氧化层的上表面形成选择栅极结构，并于所述第二栅氧化层的上表面形成控制栅极结构。7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述于...

【专利技术属性】
技术研发人员：沈安星，张有志，易舜，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：