半导体结构及其制备方法技术

本申请涉及半导体技术领域，具体涉及半导体结构及其制备方法，包括：半导体衬底；N层间隔设置的金属互连线,N为≥3的正整数；至少一个贯通插塞；所述N层金属互连线至少有三层互连线在高度方向上具有相互重叠部分，所述贯通插塞贯穿位于中间的互连线，并且至少三层互连线通过所述贯通插塞相互电连接。通过贯通插塞贯通连接多层金属互连线，使得工艺简单化，此外，还减少了不必要的金属互连线形成区域以及不必要过孔的占用空间，改善了工艺不良以及提高了器件的集成度，大大降低了器件的尺寸。大大降低了器件的尺寸。大大降低了器件的尺寸。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及半导体
，具体涉及一种半导体结构及其制备方法。

技术介绍

[0002]在半导体制造中,图案化是很重要的任务,为了形成微细化的图案,需要进行光刻与刻蚀做出基本的图案,在工艺过程中需要进行多层膜质沉积与去除,图案化也是形成多层金属互连用通孔的主要工艺，目前多层金属互连线11'的互连多使用通孔12'互连，如图1所示，这样以来，直接导致通孔的图案化工艺比较复杂，且形成的多层金属互连结构比较复杂，结构集成度低，无法满足半导体元件的特征尺寸不断减小的要求。

技术实现思路

[0003]本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种半导体结构及其制备方法，以解决器件集成度低的问题。
[0004]为了实现上述目的，本申请第一方面提供了一种半导体结构，包括：
[0005]半导体衬底；
[0006]N层间隔设置的金属互连线,N为≥3的正整数；
[0007]至少一个贯通插塞；
[0008]所述N层金属互连线至少有三层互连线在高度方向上具有相互重叠部分，所述贯通插塞贯穿位于中间的互连线，并且至少三层互连线通过所述贯通插塞相互电连接。
[0009]本申请第二方面提供了一种半导体结构的制备方法，包括以下步骤：
[0010]提供半导体衬底；
[0011]在所述半导体衬底自下而上至少形成包括第一互连线、第一层间介质层、第二互连线和第二层间介质层的堆叠结构；
[0012]刻蚀所述堆叠结构，并形成贯穿第二介质层、第二互连线，第一介质层并暴露第一互连线的顶面的贯通孔；
[0013]对所述贯通孔填充金属形成贯通插塞；
[0014]形成与所述贯通插塞顶端接触的第三互连线。
[0015]与现有技术相比，本专利技术通过贯通插塞贯通连接多层金属互连线，使得工艺简单化，此外，还减少了不必要的金属互连线形成区域以及不必要过孔的占用空间，改善了工艺不良以及提高了器件的集成度，大大降低了器件的尺寸。
附图说明
[0016]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0017]图1示出了现有技术中多层金属互连线的结构示意图；
[0018]图2示出了本申请一个实施例中多层金属互连线的结构示意图；
[0019]图3示出了本申请另一个实施例中多层金属互连线的结构示意图；
[0020]图4示出了本申请一个实施例中沉积3层金属互连线的结构示意图；
[0021]图5示出了本申请一个实施例中刻蚀3层金属互连线的结构示意图。
具体实施方式
[0022]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0023]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0024]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0025]请参照图2，本申请的第一方面提供了一种半导体结构100，该半导体结构100包括：半导体衬底(图内未示)、自下而上层叠形成在半导体衬底上的4层金属层间电介质(IMD)层、4层金属互连线10以及1个贯通插塞11。
[0026]需要说明的是，本实施例以N为4进行说明，4层金属层间电介质(IMD)层包括第一IMD层、第二IMD层、第三IMD层以及第四IMD层，4层金属互连线10包括第一互连线101、第二互连线102、第三互连线103以及第四互连线104，其中，第一互连线101、第二互连线102、第三互连线103以及第四互连线104在高度方向上具有相互重叠的部分。
[0027]半导体衬底可包括例如硅、锗、硅
‑
锗等的半导体材料，或者例如GaP、GaAs、GaSb等的III
‑
V半导体化合物。在一些实施例中，半导体衬底可为绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
[0028]此外，虽然未示出，但是半导体衬底可以包括导电图案。导电图案可以是金属线路、接触件、导电焊盘等，并且可以是晶体管的栅电极、晶体管的源极/漏极、或二极管，但是实施例不限于此。
[0029]需要注意的是，IMD层可包括介电常数低于氧化硅(SiO2)的介电常数的低k材料。例如，氧化硅可具有约3.9至约4.5的介电常数。IMD层可具有3.5或更小的介电常数。例如，IMD层可具有约2.0至约3.5的介电常数。在示例实施例中，IMD层可包括含碳和氢的硅氧化物(SiCOH)。例如，IMD层可包括约10％至约50％的碳。在一些示例实施例中，IMD层可包括掺有氟的氧化硅(F
‑
SiO2)、多孔氧化硅等。
[0030]4层金属互连线10分别对应设置在4层IMD层内，4层金属互连线10彼此间隔设置，且4层金属互连线10之间具有重叠区域，具体地，IMD层上开设有金属互连线沟槽，金属互连线10填充于金属互连线沟槽内，且金属互连线10的顶面与IMD层的顶面位于同一水平面上。
[0031]贯通插塞11贯穿第二互连线102、第三互连线103，且贯通插塞11的顶端与第四互连线104的底面接触，贯通插塞11的底端与第一互连线101的顶面接触，并将第一互连线101、第二互连线102、第三互连线103、第四互连线104进行电连接。
[0032]具体地，贯通插塞11包括金属插塞110以及于金属插塞110的底壁和侧壁形成的金属阻挡层111，贯通插塞贯通插塞金属插塞110可包括钨(W)或铜，并且金属阻挡层111可包括氮化钨、Ti/TiNy、W、Ta/TaN等。
[0033]贯通插塞
[0034]值得一提的是，第一互连线101、第二互连线102、第三互连线103以及第四互连线104的材料可以相同，均可以包括填充层以及形成在填充层的侧面和底面的阻挡层。具体地，填充层可包括具有第一电阻的第一金属，第二阻挡层可包括例如钛、氮化钛、钽和氮化钽等。第一金属可包括铝、铜中的一种。在示例实施例中，第一金属可包括铜。
[0035]需要说明的是，在本专利技术的其他实施例中，可能存在如图3所示的情本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：半导体衬底；N层间隔设置的金属互连线,N为≥3的正整数；至少一个贯通插塞；所述N层金属互连线至少有三层互连线在高度方向上具有相互重叠部分，所述贯通插塞贯穿位于中间的互连线，并且至少三层互连线通过所述贯通插塞相互电连接。2.根据权利要求1所述的半导体结构，其特征在于，所述贯通插塞包括金属插塞以及于所述金属插塞的底壁和侧壁形成的金属阻挡层。3.贯通插塞根据权利要求2所述的半导体结构，其特征在于，所述金属插塞的材质为W或Cu。4.根据权利要求2所述的半导体结构，其特征在于，所述金属阻挡层的材质为Ti、W或Ta。5.根据权利要求1所述的半导体结构，其特征在于，所述N等于4,所述贯穿插塞贯穿中间的两层互连线，所述四层互连线通过所述贯通插塞相互电连接。6.根据权利要求1所述的半导体结构，其特征在于，所述N等于4，其中贯通插塞贯穿中间的一层互连线，并且三层互连线...

【专利技术属性】
技术研发人员：申靖浩，李俊杰，周娜，李琳，王佳，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：