无衬底静电放电（ESD）集成电路结构制造技术

描述了无衬底静电放电(ESD)集成电路结构和制造无衬底静电放电(ESD)集成电路结构的方法。例如，无衬底集成电路结构包括从半导体基座突出的第一鳍状物和第二鳍状物。N型区域处于第一和第二鳍状物中。P型区域处于半导体基座中。P/N结处于N型区域和P型区域之间，P/N结处于半导体基座上或中。处于半导体基座上或中。处于半导体基座上或中。

【技术实现步骤摘要】
无衬底静电放电(ESD)集成电路结构


[0001]本公开的实施例属于集成电路结构和处理领域，并且更具体地是无衬底静电放电(ESD)集成电路结构，以及制造无衬底静电放电(ESD)集成电路结构的方法。

技术介绍

[0002]在过去的几十年中，集成电路中特征的缩放一直是不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上集成增大数量的存储器或逻辑装置，从而允许制造具有增大容量的产品。然而，对越来越大容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。
[0003]在集成电路装置的制造中，随着装置尺寸继续缩放，诸如三栅极晶体管之类的多栅极晶体管变得更加普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些实例中，由于体硅衬底的成本较低，并且能够实现不太复杂的三栅极制造工艺，因而体硅衬底是优选的。在另一方面，随着微电子装置尺寸缩放到10纳米(nm)节点以下，维持迁移率改进和短沟道控制为装置制造提供了挑战。
[0004]然而，缩放多栅极晶体管和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的约束变得势不可挡。特别地，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)和这种特征之间的间隔之间可能存在折衷。
附图说明
[0005]图1A示出了基于衬底的STI二极管架构的截面图。
[0006]图1B示出了无衬底横向二极管架构的截面图。
[0007]图1C示出了根据本公开的实施例的无衬底二极管架构的截面图。
[0008]图1D示出了根据本公开的实施例的包括基座的无衬底二极管架构的截面图。
[0009]图2A
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2D示出了表示根据本公开的实施例的制造包括基座的无衬底二极管架构的方法中的各种操作的截面图。
[0010]图3示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。
[0011]图4A
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4H示出了根据一些实施例的用双侧装置处理方法处理的衬底的平面图。
[0012]图5A
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5H示出了根据一些实施例的用双侧装置处理方法处理的衬底的截面图。
[0013]图6示出了根据本公开的实施例的用于非端盖架构的穿过纳米线和鳍状物截取的截面图。
[0014]图7示出了根据本公开的实施例的用于自对准栅极端盖(SAGE)架构的穿过纳米线和鳍状物截取的截面图。
[0015]图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。
[0016]图8B示出了根据本公开的实施例的图8A的基于纳米线的集成电路结构的沿a
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a
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轴截取的截面源极或漏极视图。
[0017]图8C示出了根据本公开的实施例的图8A的基于纳米线的集成电路结构的沿b
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b
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轴截取的截面沟道视图。
[0018]图9示出了根据本公开的实施例的一种实施方式的计算装置。
[0019]图10示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
[0020]描述了无衬底静电放电(ESD)集成电路结构和制造无衬底静电放电(ESD)集成电路结构的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料制度，以提供对本公开的实施例的透彻理解。对于本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性表示并且不一定是按比例绘制的。
[0021]在以下描述中也可以仅出于参考目的而使用某些术语，并且因此这些术语不旨在进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”的术语是指图中进行参考的方向。诸如“正面”、“背面”、“后面”和“侧面”的术语描述了部件的各部分在一致但任意的参照系内的取向和/或位置，参考描述正在讨论的部件的文本和相关联的图来使所述取向和/或位置清楚。这种术语可以包括上文具体提及的词、其派生词以及类似含义的词。
[0022]本文描述的实施例可以针对前端制程(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中对个体装置(例如晶体管、电容器、电阻器等)进行图案化。FEOL通常涵盖直到(但不包括)金属互连层沉积的所有操作。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何导线)的晶片。
[0023]本文描述的实施例可以涉及后端制程(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中个体装置(例如晶体管、电容器、电阻器等)与晶片上的布线(例如一个或多个金属化层)互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合位点。在制造阶段的BEOL部分，形成接触部(焊盘)、互连导线、过孔和电介质结构。对于现代IC工艺，BEOL中可以添加多于10个金属层。
[0024]下面描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，虽然可以使用FEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样地，虽然可以使用BEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于FEOL处理。
[0025]本文描述的一个或多个实施例涉及采用无衬底技术制造二极管的方法，所述无衬底技术例如是用于实现背面金属互连的技术。可以实施本文所述的实施例以制造静电放电(ESD)二极管、热传感器等。一个或多个实施例可以涉及用于使用鳍状物外形工程采用无衬底技术来增强ESD二极管的载流能力的方法。
[0026]为了提供上下文，形成二极管装置的传统方法依赖于厚硅(Si)衬底中的互扩散阱设计。当去除Si衬底以便于背面金属互连时，这种设计可能会失败。根据本公开的一个或多个实施例，描述了采用无衬底背面互连技术实现二极管的方法。从传统的浅沟槽隔离(STI)
二极管转变到无衬底技术中的横向二极管，基于硅数据，反向偏置二极管泄漏可以增加1000倍。现有技术STI二极管中在阳极到阴极之间的电流传导路径是通过衬底在STI下方进行的。在横向二极管中，阳极和阴极之间的传导路径是通过栅极下方的沟道进行的，并且泄漏的主要贡献是关断状态的亚阈值电流。
[0027]为了提供进一步的上下文，采用无衬底技术(例如，MOBS)形成二极管的现有技术解决方案可能遇到一个基本问题，即在去除Si衬底后，所得的Si主体很薄，这会降低二极管的载流能力。在这种情况下，需要将鳍状物高度制作得更高以增加Si主体，这可能导致鳍状物稳定性问题。
[0028]根据本公本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种无衬底集成电路结构，包括：从半导体基座突出的第一鳍状物和第二鳍状物；在所述第一鳍状物和所述第二鳍状物中的N型区域；在所述半导体基座中的P型区域；以及在所述N型区域和所述P型区域之间的P/N结，所述P/N结在所述半导体基座上或中。2.根据权利要求1所述的无衬底集成电路结构，其中，所述第一鳍状物、所述第二鳍状物和所述半导体基座形成二极管。3.根据权利要求2所述的无衬底集成电路结构，其中，所述二极管具有穿过所述半导体基座的通路。4.根据权利要求1、2或3所述的无衬底集成电路结构，还包括：在所述第一鳍状物上的第一N型外延结构；以及在所述第二鳍状物上的第二N型外延结构。5.根据权利要求4所述的无衬底集成电路结构，还包括：在所述第一N型外延结构上和所述第二N型外延结构上的导电接触结构。6.一种计算装置，包括：板；以及耦合到所述板的部件，所述部件包括无衬底集成电路结构，所述无衬底集成电路结构包括：从半导体基座突出的第一鳍状物和第二鳍状物；在所述第一鳍状物和所述第二鳍状物中的N型区域；在所述半导体基座中的P型区域；以及在所述N型区域和所述P型区域之间的P/N结，所述P/N结在所述半导体基座上或中。7.根据权利要求6所述的计算装置，还包括：耦合到所述板的存储器。8.根据权利要求6或7所述的计算装置，还包括：耦合到所述板的通信芯片。9.根据权利要求6或7所述的计算装置，其中，所述部件是封装的集成电路管芯。10.根据权利要求6或7所述的计算装置，其中，所述部件选自由处理器、通信芯片和数字信号处理器组成的组。11.一种无衬底集成电路结构，包括：从半导体基座突出的第一鳍状物和第二鳍状物，其中，所述第一...

【专利技术属性】
技术研发人员：B，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：