双端口存储器及其读取数据输出控制方法、装置和介质制造方法及图纸

一种双端口存储器及其读取数据输出控制方法、装置和介质，所述方法，包括：当基于外部时钟信号对所述存储单元执行连续的读取操作时，对所述连续的读取操作进行跟踪；当所述连续的读取操作中的各个读取操作结束时，分别生成对应的锁存控制信号，使得所述输出数据锁存器在接收到所述锁存控制信号时将执行所述读取操作所读取的数据进行锁存并输出。上述的方案，可以提高双端口静态随机存取存储器的性能。能。能。

【技术实现步骤摘要】
双端口存储器及其读取数据输出控制方法、装置和介质


[0001]本专利技术涉及半导体集成电路领域，尤其涉及一种双端口存储器及其读取数据输出控制方法、装置和介质。

技术介绍

[0002]单端口静态随机存取存储器(SP
‑
SRAM)，是仅具有一个存取端口的静态随机存取存储器。由于仅具有一个端口，单端口静态随机存取存储器一次仅能提供一个存储器访问操作。
[0003]双端口静态随机存取存储器(DP
‑
SRAM)提供比单端口静态随机存取存储器(SP
‑
SRAM)更多的带宽，因双端口静态随机存取存储器(DP
‑
SRAM)双端口存储器通常包括用存储器单元阵列来操作的两个端口，该存储器单元阵列可以从这两个端口同时访问。由于具有更多带宽，对于DP
‑
SRAM的需求相对于对于SP
‑
SRAM的需求而言正在增加。
[0004]然而，现有的双端口静态随机存取存储器的性能仍有待提高。

技术实现思路

[0005]本专利技术解决的技术问题是提高双端口静态随机存取存储器的性能。
[0006]为解决上述问题，本专利技术提供了一种双端口存储器的读取数据输出控制方法，所述双端口存储器包括存储阵列、位线检测单元和输出数据锁存器；所述存储阵列包括多行多列的存储单元；同一行的存储单元与同一读取字线，同一列的存储单元与同一读取位线；所述位线检测单元的输入端分别通过对应的读取列多路复用器与对应列的所述读取位线耦接，所述位线检测单元的输出端与所述输出数据锁存器的输入端耦接，所述读取数据输出控制方法，包括：
[0007]当基于外部时钟信号对所述存储单元执行连续的读取操作时，对所述连续的读取操作进行跟踪；
[0008]当所述连续的读取操作中的各个读取操作结束时，分别生成对应的锁存控制信号，使得所述输出数据锁存器在接收到所述锁存控制信号时将执行所述读取操作所读取的数据进行锁存并输出。
[0009]可选地，所述对所述连续的读取操作进行跟踪，包括：
[0010]对所述读取操作对应的存储单元的读取字线和读取位线进行监测，以对所述读取操作进行跟踪。
[0011]可选地，所述确定所述读取操作结束，包括：
[0012]当所述存储单元的读取字线上的电压信号从高电平转换为低电平且读取位线被预充电至高电平时，确定所述读取操作结束。
[0013]可选地，所述连续的读取操作所读取的存储单元为同一存储单元或不同的存储单元。
[0014]相应地，本专利技术实施例还通过了一种双端口存储器的读取数据输出控制装置，所
述双端口存储器包括存储阵列、位线检测单元和输出数据锁存器；所述存储阵列包括多行多列的存储单元；同一行的存储单元与同一读取字线，同一列的存储单元与同一读取位线；位线检测单元的输入端分别通过对应的读取列多路复用器与对应列的所述读取位线耦接，所述位线检测单元的输出端与所述输出数据锁存器的输入端耦接，所述装置，包括：
[0015]追踪单元，适于当基于外部时钟信号对所述存储单元执行连续的读取操作时，对所述连续的读取操作进行跟踪；
[0016]锁存控制单元，适于当所述连续的读取操作中的各个读取操作结束时，分别生成对应的锁存控制信号，使得所述输出数据锁存器在接收到所述锁存控制信号时将执行所述读取操作所读取的数据进行锁存并输出。
[0017]可选地，所述追踪单元，适于对所述读取操作对应的存储单元的读取字线和读取位线进行监测，以对所述连续的读取操作进行跟踪。
[0018]可选地，所述追踪单元，适于当所述存储单元的读取字线上的电压信号从高电平转换为低电平且读取位线被预充电至高电平时，确定所述读取操作结束。
[0019]可选地，所述连续的读取操作所读取的存储单元为同一存储单元或不同的存储单元。
[0020]相应地，本专利技术实施例还提供了一种计算机可读存储介质，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现上述任一项所述的读取数据输出控制方法。
[0021]相应地，本专利技术实施例还提供了一种双端口存储器，其特征在于，包括上述任一项所述的读取数据输出控制装置。
[0022]与现有技术相比，本专利技术的技术方案具有以下优点：
[0023]本专利技术实施例提供的读取数据输出控制方法中，当基于外部时钟信号对所述存储单元执行连续的读取操作时，对所述连续的读取操作进行跟踪；当所述连续的读取操作中的各个读取操作结束时，分别生成对应的锁存控制信号，使得所述输出数据锁存器在接收到所述锁存控制信号时将执行所述读取操作所读取的数据进行锁存并输出，可以避免在读取操作结束时，可以避免在连续的执行读取数据期间，输出数据锁存器的输出节点从低电平变为高电平再变回低电平，故可以节约动态功率损耗，提升双端口存储器的性能。
附图说明
[0024]图1为一种双端口静态随机存取存储器中的一种存储单元的结构示意图；
[0025]图2是图1所示的双端口静态随机存取存储器中的一种相关信号的脉冲时序图；
[0026]图3是本专利技术实施例中的一种伪双端口存储器的结构示意图；
[0027]图4示出了本专利技术实施例中的一种双端口存储器的读取数据输出控制方法的流程示意图；
[0028]图5示出了本专利技术实施例中的一种双端口存储器的相关信号的脉冲时序图；
[0029]图6示出了本专利技术实施例中的一种双端口存储器的读取数据输出控制装置的结构示意图。
具体实施方式
[0030]由
技术介绍
可知，双端口静态随机存取存储器具有两个端口，存储阵列中同一存储单元可同时被两个不同端口读取，并且存储阵列中的同一行中的两个不同的存储单元可被用不同数据同时写入。
[0031]图1示出了一种双端口静态随机存取存储器中的存储单元的结构。参见图1，一种存储单元，包括：包括第一反相器(未标示)和第二反相器(未标示)、第一存取NMOS管NM3和第二存取NMOS管NM4、第三存取NMOS管NM4和第四存取NMOS管NM5。
[0032]第一反相器包括第一PMOS管PM1和第一NMOS管NM1；第二反相器包括第二PMOS管PM2和第二NMOS管NM2。
[0033]所述第一PMOS管PM1的栅端与第一NMOS管NM1的栅端及锁存器的第二锁存节点QB耦接，所述第一PMOS管PM1的源端与电源电压VDD耦接，所述第一PMOS管PM1的漏端与第一NMOS管NM1的漏端耦接且作为锁存器的第一锁存节点Q，第一NMOS管NM1的源端与地电压VSS耦接。
[0034]所述第二PMOS管PM2的栅端与第二NMOS管NM2的栅端及锁存器的第一锁存节点Q耦接，所述第二PMOS管PM2的源端与电源电压VDD耦接，所述第二PMOS管PM1的漏端与第二NMOS管NM1的漏端耦接且作为锁存器的第二锁存节点QB，第二NMOS管NM2的源端与地电压VSS耦接；
[0035]第一存取NM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双端口存储器的读取数据输出控制方法，所述双端口存储器包括存储阵列、位线检测单元和输出数据锁存器；所述存储阵列包括多行多列的存储单元；同一行的存储单元与同一读取字线，同一列的存储单元与同一读取位线；所述位线检测单元的输入端分别通过对应的读取列多路复用器与对应列的所述读取位线耦接，所述位线检测单元的输出端与所述输出数据锁存器的输入端耦接，其特征在于，所述方法，包括：当基于外部时钟信号对所述存储单元执行连续的读取操作时，对所述连续的读取操作进行跟踪；当所述连续的读取操作中的各个读取操作结束时，分别生成对应的锁存控制信号，使得所述输出数据锁存器在接收到所述锁存控制信号时将执行所述读取操作所读取的数据进行锁存并输出。2.根据权利要求1所述的双端口存储器的读取数据输出控制方法，其特征在于，所述对所述连续的读取操作进行跟踪包括：对所述读取操作对应的存储单元的读取字线和读取位线进行监测，以对所述读取操作进行跟踪。3.根据权利要求2所述的双端口存储器的读取数据输出控制方法，其特征在于，所述确定所述读取操作结束，包括：当所述存储单元的读取字线上的电压信号从高电平转换为低电平且读取位线被预充电至高电平时，确定所述读取操作结束。4.根据权利要求1所述的双端口存储器的读取数据输出控制方法，其特征在于，所述连续的读取操作所读取的存储单元为同一存储单元或不同的存储单元。5.一种双端口存储器的读取数据输出控制装置，所述双端口存储器包括存储阵列、位线检测单元和输出数据锁存器；所述存储阵列包括多行多列的存储单元；同一行的存储单元与同一读取字线...

【专利技术属性】
技术研发人员：苏柏青，何超，苏柏松，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：