半导体结构的制备方法及半导体结构技术

本公开提供一种半导体结构的制备方法及半导体结构。所述半导体结构的制备方法包括：提供一衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；所述隔离结构的部分表面形成第一凸起；在所述第一区域上形成第一栅介质层，去除所述第一凸起，在所述第二区域上形成第二栅介质层；在所述第一栅介质层形成第一栅极；在所述第二栅介质层形成第二栅极。所述半导体结构包括：衬底，包括第一区域、第二区域和隔离结构；第一栅介质层和第二栅介质层，分别位于所述第一区域和第二区域上方；第一栅极和第二栅极，分别位于所述第一栅介质层和第二栅介质层表面。本公开改善了隔离结构的过度刻蚀现象及引发晶体管待机漏电的技术问题。及引发晶体管待机漏电的技术问题。及引发晶体管待机漏电的技术问题。

【技术实现步骤摘要】
半导体结构的制备方法及半导体结构


[0001]本公开涉及半导体领域，尤其涉及一种半导体结构的制备方法及半导体结构。

技术介绍

[0002]在半导体领域，漏电一直是降低处理器良品率、阻碍性能提升和减少功耗的重要因素。而随着晶体管制程的缩小，处理器核心面积会减少，导致单位面积的能量密度大幅增高，漏电问题将更加凸显，如果不能很好解决，功耗反而会随之增大。而传统的二氧化硅栅极介电质的工艺已遇到瓶颈，因此为了能够很好的解决漏电问题，采用一种新的高K金属栅极结构(HKMG)。相比传统工艺，HKMG可使漏电显著减少，同时功耗也能得到很好的控制，使得晶体管密度显著提升，同时还能提供更高的性能和更低的功耗。

技术实现思路

[0003]本公开提供一种半导体结构的制备方法及半导体结构。
[0004]本公开提供了一种半导体结构的制备方法，包括：提供一衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；所述隔离结构的部分表面形成第一凸起；在所述第一区域上形成第一栅介质层，去除所述第一凸起，在所述第二区域上形成第二栅介质层；在所述第一栅介质层形成第一栅极；在所述第二栅介质层形成第二栅极。
[0005]在一些公开实施例中，包括：所述第一区域和第二区域表面形成第一硬掩膜层；在所述衬底表面形成第一掩膜层，所述第一掩膜层覆盖第一区域和部分所述隔离结构；以所述第一掩膜层为掩膜刻蚀所述隔离结构和第一硬掩膜层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层和第一硬掩膜层。
[0006]在一些公开实施例中，所述第一区域和第二区域表面形成第三栅介质层，所述第三栅介质层位于所述第一硬掩膜层下方。
[0007]在一些公开实施例中，以所述第一掩膜层为掩膜刻蚀所述隔离结构、第一硬掩膜层和第三栅介质层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层、第一硬掩膜层和第三栅介质层。
[0008]在一些公开实施例中，所述隔离结构的部分表面形成第一凸起之后，在所述第一区域、第一凸起和第二区域表面形成第二初始栅介质层；在所述第二初始栅介质层上方形成第二掩膜层，所述第二掩膜层覆盖所述第二区域和部分所述隔离结构，暴露所述第一凸起和第一区域；以所述第二掩膜层刻蚀所述第二初始栅介质层，形成第二栅介质层，所述第二栅介质层覆盖所述第二区域表面。
[0009]在一些公开实施例中，以所述第二掩膜层为掩膜刻蚀所述第一区域的所述第二初始栅介质层和所述第一凸起，去除所述第一区域上的第二初始栅介质层和第一凸起。
[0010]在一些公开实施例中，在所述第一区域上形成第一栅介质层包括，通过外延生长工艺形成所述第一栅介质层。
[0011]在一些公开实施例中，所述第一栅介质层采用的材料包括应变材料。
[0012]在一些公开实施例中，所述第一栅极和/或所述第二栅极包括：第二硬掩模层、金属层、缓冲层、及高介电常数层。
[0013]在一些公开实施例中，去除所述第一掩膜层采用干法刻蚀工艺。
[0014]在一些公开实施例中，所述隔离结构采用的材料包括SiO2和/或SiON。
[0015]在一些公开实施例中，所述第二栅介质层采用的材料包括氧化物材料。
[0016]在一些公开实施例中，所述形成第一栅介质层之前还包括预清洁步骤。
[0017]在一些公开实施例中，所述第一栅介质层与所述第二栅介质层的高度齐平。
[0018]本公开还提供了一种半导体结构，包括：衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；第一栅介质层，所述第一栅介质层位于所述第一区域上方；第二栅介质层，所述第二栅介质层位于所述第二区域上方；第一栅极，所述第一栅极位于所述第一栅介质层表面；第二栅极，所述第二栅极位于所述第二栅介质层表面。
[0019]在一些公开实施例中，所述第一栅极和/或所述第二栅极包括：第二硬掩模层、金属层、缓冲层、及高介电常数层。
[0020]在一些公开实施例中，所述第一栅介质层与所述第二栅介质层的高度齐平。
[0021]在一些公开实施例中，所述第一栅介质层采用的材料包括应变材料。
[0022]在一些公开实施例中，所述隔离结构采用的材料包括SiO2和/或SiON。
[0023]在一些公开实施例中，所述第二栅介质层采用的材料包括氧化物材料。
[0024]本公开通过一种半导体结构的制备方法及半导体结构，有效的改善了半导体结构制备过程中隔离结构的过度刻蚀现象，以及引发晶体管待机漏电的技术问题。
附图说明
[0025]为了更清楚地说明本公开具体实施方式的技术方案，下面将对本公开具体实施方式中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本公开的一些具体实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]附图1所示为本公开一种具体实施方式所述的半导体结构的制备方法步骤图。
[0027]附图2A
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2D所示为附图1中步骤S10
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S13的工艺示意图。
[0028]附图3所示为本公开所述第一凸起的形成方法方法步骤图。
[0029]附图4A
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4D所示为附图3中步骤S31
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S34的工艺示意图。
[0030]附图5所示为本公开所述第一栅介质层和第二栅介质层的形成方法步骤图。
[0031]附图6A
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6E所示为附图5中步骤S51
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S55的工艺示意图。
具体实施方式
[0032]下面将结合本公开具体实施方式中的附图，对本公开具体实施方式中的技术方案进行清楚、完整地描述，显然，所描述的具体实施方式仅仅是本公开一部分具体实施方式，而不是全部的具体实施方式。基于本公开中的具体实施方式，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他具体实施方式，都属于本公开保护的范围。
[0033]为了改善半导体结构制备过程中隔离结构和衬底的过度刻蚀现象，以及引发晶体管漏电的技术问题，本公开具体实施方式提供一种半导体结构的制备方法及半导体结构。
[0034]附图1所示为本公开一种具体实施方式所述的半导体结构的制备方法步骤图。
[0035]所述半导体结构的制备方法包括：步骤S10，提供一衬底20，所述衬底20包括第一区域201、第二区域202和隔离结构203，所述隔离结构203位于所述第一区域201和第二区域202之间；步骤S11，所述隔离结构203的部分表面形成第一凸起207；步骤S12，在所述第一区域201上形成第一栅介质层211，去除所述第一凸起207，在所述第二区域202上形成第二栅介质层212；步骤S13，在所述第一栅介质层211形成第一栅极220；在所述第二栅介质层212形成第二栅极230。
[0036]附图2A
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【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供一衬底，所述衬底包括第一区域、第二区域和隔离结构，所述隔离结构位于所述第一区域和第二区域之间；所述隔离结构的部分表面形成第一凸起；在所述第一区域上形成第一栅介质层，去除所述第一凸起，在所述第二区域上形成第二栅介质层；在所述第一栅介质层形成第一栅极；在所述第二栅介质层形成第二栅极。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，包括：所述第一区域和第二区域表面形成第一硬掩膜层；在所述衬底表面形成第一掩膜层，所述第一掩膜层覆盖第一区域和部分所述隔离结构；以所述第一掩膜层为掩膜刻蚀所述隔离结构和第一硬掩膜层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层和第一硬掩膜层。3.根据权利要求2所述的半导体结构的制备方法，其特征在于：所述第一区域和第二区域表面形成第三栅介质层，所述第三栅介质层位于所述第一硬掩膜层下方。4.根据权利要求3所述的半导体结构的制备方法，其特征在于：以所述第一掩膜层为掩膜刻蚀所述隔离结构、第一硬掩膜层和第三栅介质层，在所述隔离结构的表面形成第一凸起；去除所述第一掩膜层、第一硬掩膜层和第三栅介质层。5.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述隔离结构的部分表面形成第一凸起之后，在所述第一区域、第一凸起和第二区域表面形成第二初始栅介质层；在所述第二初始栅介质层上方形成第二掩膜层，所述第二掩膜层覆盖所述第二区域和部分所述隔离结构，暴露所述第一凸起和第一区域；以所述第二掩膜层刻蚀所述第二初始栅介质层，形成第二栅介质层，所述第二栅介质层覆盖所述第二区域表面。6.根据权利要求5所述的半导体结构的制备方法，其特征在于：以所述第二掩膜层为掩膜刻蚀所述第一区域的所述第二初始栅介质层和所述第一凸起，去除所述第一区域上的第二初始栅介质层和第一凸起。7.根据权利要求1所述的半导体结构的制备方法，其特征在于：在所述第一区域上形成第一栅介质层包括，通过外延生长工艺形...

【专利技术属性】
技术研发人员：徐政业，朱梦娜，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：