铜钨电连接结构及其形成方法技术

一种铜钨电连接结构及其形成方法，所述方法包括：在铜层的表面形成第一阻挡层；在所述第一阻挡层的表面形成缓冲层；在所述缓冲层的表面形成第二阻挡层；其中，钨层形成于所述第二阻挡层的表面。本发明专利技术可以满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。降低生产成本等多种需求。降低生产成本等多种需求。

【技术实现步骤摘要】
铜钨电连接结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种铜钨电连接结构及其形成方法。

技术介绍

[0002]随着半导体技术集成度的提高，晶体管尺寸持续缩小，器件内部连线的复杂度进一步提高。考虑到晶圆表面能提供的相对面积随尺寸缩小而减少，致使对金属内部连线的密度和集成度提出了更高的要求。
[0003]以当前的多重金属内连线工艺为例，通孔与金属插塞的工艺组合由于其具有较高的积集度与较好的阶梯覆盖性被得以广泛应用。具体地，随着被键合晶圆集成度的提高，硅通孔的尺寸需要随之减小，通孔深宽比需要随之增大。金属插塞可以用于连接上下层金属，以实现金属互连功能。
[0004]需要指出的是，在通孔中填充的金属容易向上层金属层或下层金属层扩散，影响导电性能。在现有技术中，可以形成阻挡层阻止金属扩散，然而，现有的阻挡层往往存在与相邻材料的稳定性较差的问题，或者存在生产成本较高的问题。
[0005]亟需一种铜钨电连接结构的形成方法，满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

技术实现思路

[0006]本专利技术解决的技术问题是提供一种铜钨电连接结构及其形成方法，可以满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。
[0007]为解决上述技术问题，本专利技术实施例提供一种铜钨电连接结构的形成方法，包括：在铜层的表面形成第一阻挡层；在所述第一阻挡层的表面形成缓冲层；在所述缓冲层的表面形成第二阻挡层；其中，钨层形成于所述第二阻挡层的表面。
>[0008]可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钽以及氮硅钽；所述缓冲层的材料为钽；所述第二阻挡层的材料选自：氮化钽以及氮硅钽。
[0009]可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层的材料选自：氮化钛以及氮硅钛。
[0010]可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钨；所述缓冲层的材料为钛和/或钽；所述第二阻挡层的材料选自：氮化钨。
[0011]可选的，在铜层的表面形成第一阻挡层之前，所述的铜钨电连接结构的形成方法还包括：采用反应式等离子体清理工艺对所述铜层的表面进行清理。
[0012]可选的，所述反应式等离子体清理工艺的工艺参数选自以下一项或多项：工艺温度为30
‑
200℃；工艺腔内的气压为20
‑
60mTorr；控制功率为400
‑
1200W；所述工艺腔内的气体包括氩气、氦气和含氢气体。
[0013]可选的，所述铜钨电连接结构用于形成插塞结构，所述插塞结构的一端连接至所述铜层的表面；其中，所述第一阻挡层还形成于所述插塞结构的内部侧壁表面。
[0014]可选的，在所述缓冲层的表面形成第二阻挡层的工艺选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值时，采用物理气相沉积工艺形成所述第二阻挡层；当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值时，采用化学气相沉积工艺或原子层沉积工艺形成所述第二阻挡层。
[0015]可选的，在铜层的表面形成第一阻挡层之前，所述的铜钨电连接结构的形成方法还包括：提供半导体衬底；形成晶面介质层、铜层以及晶背介质层，其中，所述晶面介质层位于所述半导体衬底的第一表面，所述晶背介质层位于所述半导体衬底的第二表面；形成穿通所述晶面介质层、半导体衬底以及一部分晶背介质层的通孔，所述通孔的底部表面暴露出所述铜层的表面；在所述通孔的内部侧壁表面形成侧壁介质层；其中，所述第一阻挡层还形成于所述侧壁介质层的表面。
[0016]为解决上述技术问题，本专利技术实施例提供一种铜钨电连接结构，包括：第一阻挡层，位于铜层的表面；缓冲层，位于所述第一阻挡层的表面；第二阻挡层，位于所述缓冲层的表面；其中，钨层形成于所述第二阻挡层的表面。
[0017]可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钽以及氮硅钽；所述缓冲层的材料为钽；所述第二阻挡层的材料选自：氮化钽以及氮硅钽。
[0018]可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层的材料选自：氮化钛以及氮硅钛。
[0019]可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钨；所述缓冲层的材料为钛和/或钽；所述第二阻挡层的材料选自：氮化钨。
[0020]可选的，所述铜钨电连接结构用于形成插塞结构，所述插塞结构的一端连接至所述铜层的表面；其中，所述第一阻挡层位于所述插塞结构的内部侧壁表面。
[0021]可选的，所述第二阻挡层的形成工艺选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值时，所述第二阻挡层的形成工艺为物理气相沉积工艺；当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值时，所述第二阻挡层的形成工艺为化学气相沉积工艺或原子层沉积工艺。
[0022]可选的，所述铜钨电连接结构还包括：半导体衬底；晶面介质层、铜层以及晶背介质层，其中，所述晶面介质层位于所述半导体衬底的第一表面，所述晶背介质层位于所述半导体衬底的第二表面；通孔，穿通所述晶面介质层、半导体衬底以及一部分晶背介质层，所述通孔的底部表面暴露出所述铜层的表面；侧壁介质层，位于所述通孔的内部侧壁表面；其中，所述第一阻挡层还形成于所述侧壁介质层的表面。
[0023]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0024]在本专利技术实施例中，通过依次设置第一阻挡层、缓冲层、第二阻挡层作为铜钨之间的电连接结构，可以利用第一阻挡层和第二阻挡层阻止金属扩散，并且利用缓冲层，为第一阻挡层以及第二阻挡层提供良好的接触面，提高整个结构的稳定性和可靠性，满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。
[0025]进一步，在本专利技术实施例中，所述第一阻挡层的材料选自：氮化钽以及氮硅钽(TaSiN)；所述缓冲层的材料为钽；所述第二阻挡层的材料选自：氮化钽以及氮硅钽。由于氮化钽以及氮硅钽对铜扩散具有较好的阻挡性，并且自身与铜之间具有较好的粘附性，可以在实现与金属铜接触良好的同时，降低接触电阻，相比于现有技术中采用额外的粘附材料
形成阻挡层与金属层之间的粘附层，采用本专利技术实施例的技术方案，可以阻止金属铜扩散、降低生产成本。采用钽作为缓冲层，可以起到均衡上下层材料的应力、吸收应力的作用，还能为第二阻挡层提供良好的接触面，有助于提高整个结构的稳定性和可靠性。由于氮化钽以及氮硅钽对钨扩散也具有较好的阻挡性，并且与钨之间的接触电阻较低，可以阻止金属钨扩散。并且氮化钽具有较低的电阻温度系数，随着温度变化其带来的阻值变化较小，另外金属钨在氮化钽上沉积不受其表面粗糙度影响，金属钨的厚度一致性较好。
[0026]进一步，在本专利技术实施例中，所述第一阻挡层的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层的材料选自：氮化钛以及氮硅钛。氮化钛以及氮本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种铜钨电连接结构的形成方法，其特征在于，包括：在铜层的表面形成第一阻挡层；在所述第一阻挡层的表面形成缓冲层；在所述缓冲层的表面形成第二阻挡层；其中，钨层形成于所述第二阻挡层的表面。2.根据权利要求1所述的铜钨电连接结构的形成方法，其特征在于，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钽以及氮硅钽；所述缓冲层的材料为钽；所述第二阻挡层的材料选自：氮化钽以及氮硅钽。3.根据权利要求1所述的铜钨电连接结构的形成方法，其特征在于，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层的材料选自：氮化钛以及氮硅钛。4.根据权利要求1所述的铜钨电连接结构的形成方法，其特征在于，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钨；所述缓冲层的材料为钛和/或钽；所述第二阻挡层的材料选自：氮化钨。5.根据权利要求1所述的铜钨电连接结构的形成方法，其特征在于，在铜层的表面形成第一阻挡层之前，还包括：采用反应式等离子体清理工艺对所述铜层的表面进行清理。6.根据权利要求5所述的铜钨电连接结构的形成方法，其特征在于，所述反应式等离子体清理工艺的工艺参数选自以下一项或多项：工艺温度为30
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200℃；工艺腔内的气压为20
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60mTorr；控制功率为400
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1200W；所述工艺腔内的气体包括氩气、氦气和含氢气体。7.根据权利要求1所述的铜钨电连接结构的形成方法，其特征在于，所述铜钨电连接结构用于形成插塞结构，所述插塞结构的一端连接至所述铜层的表面；其中，所述第一阻挡层还形成于所述插塞结构的内部侧壁表面。8.根据权利要求7所述的铜钨电连接结构...

【专利技术属性】
技术研发人员：胡杏，邹文，贺忻，李朝勇，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：