半导体存储装置制造方法及图纸

本发明专利技术的一实施方式提供一种能抑制写入速度的降低且能提高数据的可靠性的半导体存储装置。一实施方式的半导体存储装置包含多个存储单元晶体管、字线、多个位线、控制器。字线连接于多个存储单元晶体管。多个位线分别连接于多个存储单元晶体管。控制器执行写入动作，该写入动作反复执行包含编程动作与验证动作的编程循环。控制器在第1数据的验证动作中，对字线施加第1数据的验证高电压的期间，判定供写入第1数据的存储单元晶体管是否超过第1数据的验证高电压，且判定供写入第2数据的存储单元晶体管是否超过第2数据的验证低电压。单元晶体管是否超过第2数据的验证低电压。单元晶体管是否超过第2数据的验证低电压。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享有以日本专利申请2020
‑
208454号(申请日：2020年12月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知一种能非易失地存储数据的NAND(Not And，与非)型闪速存储器。

技术实现思路

[0005]本专利技术的一实施方式提供一种能抑制写入速度的降低且能提高数据的可靠性的半导体存储装置。
[0006]一实施方式的半导体存储装置包含多个存储单元晶体管、字线、多个位线、控制器。多个存储单元晶体管各自能根据阈值电压属于多个状态中的哪一个状态而存储多比特数据。存储单元晶体管在阈值电压属于第1状态的情况下，存储第1数据。存储单元晶体管在阈值电压属于比第1状态高的第2状态的情况下，存储第2数据。字线连接于多个存储单元晶体管。多个位线分别连接于多个存储单元晶体管。控制器执行写入动作，该写入动作反复执行包含编程动作与验证动作的编程循环。多个状态中每一个状态均设定了验证低电压与验证高电压。控制器在编程动作中，对字线施加编程电压的期间，对与第1编程对象的存储单元晶体管连接的位线施加第1电压，对与第2编程对象的存储单元晶体管连接的位线施加高于第1电压的第2电压，对与编程禁止的存储单元晶体管连接的位线施加高于第2电压的第3电压。控制器在验证动作中，对写入目的地的每个状态，均将经判定阈值电压为验证低电压以下的存储单元晶体管设定为第1编程对象，将经判定阈值电压超过验证低电压且为验证高电压以下的存储单元晶体管设定为第2编程对象，将经判定阈值电压超过验证高电压的存储单元晶体管设定为编程禁止。控制器在第1数据的验证动作中，对字线施加第1数据的验证高电压的期间，判定供写入第1数据的存储单元晶体管是否超过第1数据的验证高电压，且判定供写入第2数据的存储单元晶体管是否超过第2数据的验证低电压。
附图说明
[0007]图1是表示第1实施方式的半导体存储装置的构成的一例的框图。
[0008]图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
[0009]图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。
[0010]图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成
的一例的电路图。
[0011]图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中包含的感测放大器单元的电路构成的一例的电路图。
[0012]图6是表示第1实施方式的半导体存储装置中的数据存储方式的一例的概念图。
[0013]图7是表示第1实施方式的半导体存储装置的写入动作的概要的时序图。
[0014]图8是表示第1实施方式的半导体存储装置的写入动作中的编程循环的设定的一例的表格。
[0015]图9(1)、(2)是表示第1实施方式的半导体存储装置的写入动作中每个写入状态各自可使用的2种验证电压及2种编程方法的一例的阈值电压分布图。
[0016]图10是表示第1实施方式的半导体存储装置的编程动作的一例的时序图。
[0017]图11是表示第1实施方式的半导体存储装置的写入动作中的验证电压的设定的一例的表格。
[0018]图12是表示第1实施方式的半导体存储装置的验证动作的一例的时序图。
[0019]图13是表示第1实施方式的半导体存储装置的验证动作的更详细的一例的时序图。
[0020]图14是表示第1实施方式的第1变化例中的验证电压的设定的一例的表格。
[0021]图15是表示第1实施方式的第2变化例中的验证电压的设定的一例的表格。
[0022]图16是表示第2实施方式的半导体存储装置的验证动作的一例的时序图。
[0023]图17(1)、(2)是表示第2实施方式的半导体存储装置中的实质验证电压的一例的概念图。
[0024]图18是表示第3实施方式的半导体存储装置的验证动作的一例的时序图。
[0025]图19是表示第4实施方式的半导体存储装置的验证动作的一例的时序图。
[0026]图20(1)、(2)是表示第4实施方式的半导体存储装置中的实质验证电压的一例的概念图。
[0027]图21是表示第5实施方式的半导体存储装置的验证动作的一例的时序图。
[0028]图22是表示第6实施方式的半导体存储装置的编程动作的一例的流程图。
[0029]图23是表示第6实施方式的变化例中的编程动作的一例的流程图。
[0030]图24是表示第7实施方式的半导体存储装置的写入动作中的验证电压的设定的一例的表格。
[0031]图25是表示第7实施方式的半导体存储装置的写入动作的一例的时序图。
[0032]图26是表示第7实施方式的变化例中的验证电压的设定的一例的表格。
[0033]图27是表示第8实施方式的半导体存储装置的验证动作的一例的时序图。
[0034]图28(1)、(2)是表示第8实施方式的半导体存储装置中的实质验证电压的一例的概念图。
具体实施方式
[0035]以下，参照附图对实施方式进行说明。各实施方式例示的是用来使专利技术的技术思想具体化的装置及方法。附图是示意性或概念性的。各附图的尺寸及比例等未必与实物相同。本专利技术的技术思想不由构成要素的形状、结构、配置等来特定。
[0036]在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的文字后面的数字用来将被标注包含相同文字的参照符号且具有相同构成的要素彼此区分开来。无需将由包含相同文字的参照符号表示的要素彼此区分开来的情况下，这些要素会被标注仅含文字的参照符号。
[0037][1]第1实施方式
[0038]第1实施方式的半导体存储装置1是能非易失地存储数据的一种NAND型闪速存储器。以下，对第1实施方式的半导体存储装置1进行说明。
[0039][1
‑
1]构成
[0040][1
‑1‑
1]半导体存储装置1的整体构成
[0041]图1示出了第1实施方式的半导体存储装置1的构成的一例。如图1所示，半导体存储装置1构成为能由外部的存储控制器2来控制。另外，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
[0042]存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。各块BLK包含能非易失地存储数据的多个存储单元的集合。块BLK例如用作数据的删除单位。在存储单元阵列10设置有下述多个位线及多个字线。各存储单元与1个位线及1个字线相关联。
[0043]指令寄存器11存储半导体存储装置1从存储控制器2接收到的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，包含：多个存储单元晶体管，各自能根据阈值电压属于多个状态中的哪一个状态而存储多比特数据，在阈值电压属于第1状态的情况下，存储第1数据，在阈值电压属于比所述第1状态高的第2状态的情况下，存储第2数据；字线，连接于所述多个存储单元晶体管；多个位线，分别连接于所述多个存储单元晶体管；及控制器，能执行包含编程循环的反复的写入动作，该编程循环包含编程动作与验证动作；且所述多个状态中每一个状态均设定了验证低电压与验证高电压，作为所述控制器，在所述编程动作中，对所述字线施加编程电压的期间，对与第1编程对象的存储单元晶体管连接的位线施加第1电压，对与第2编程对象的存储单元晶体管连接的位线施加高于所述第1电压的第2电压，对与编程禁止的存储单元晶体管连接的位线施加高于所述第2电压的第3电压；在所述验证动作中，对写入目的地的每个状态，均将经判定阈值电压为验证低电压以下的存储单元晶体管设定为所述第1编程对象，将经判定阈值电压超过验证低电压且为验证高电压以下的存储单元晶体管设定为所述第2编程对象，将经判定阈值电压超过验证高电压的存储单元晶体管设定为所述编程禁止；在所述第1数据的验证动作中，对所述字线施加所述第1数据的验证高电压的期间，判定供写入所述第1数据的存储单元晶体管是否超过所述第1数据的验证高电压，且判定供写入所述第2数据的存储单元晶体管是否超过所述第2数据的验证低电压。2.根据权利要求1所述的半导体存储装置，其中所述第1状态与所述第2状态相邻。3.根据权利要求1所述的半导体存储装置，其中所述第1状态与所述第2状态之间设定有其他状态。4.根据权利要求1所述的半导体存储装置，其中所述多个存储单元晶体管各自在阈值电压属于第3状态的情况下，存储第3数据，在阈值电压属于比所述第3状态高的第4状态的情况下，存储第4数据，所述控制器在所述第3数据的验证动作中，对所述字线施加所述第3数据的验证高电压的期间，判定供写入所述第3数据的存储单元晶体管是否超过验证高电压，且判定供写入所述第4数据的存储单元晶体管是否超过验证低电压，所述第1状态与所述第2状态之间设定的其他状态的数量与所述第3状态与所述第4状态之间设定的其他状态的数量不同。5.根据权利要求1至4中任一项所述的半导体存储装置，其中所述控制器在所述第1数据的验证动作中，同时执行供写入所述第1数据的存储单元晶体管是否超过所述第1数据的验证高电压的判定、及供写入所述第2数据的存储单元晶体管是否超过所述第2数据的验证低电压的判定。6.根据权利要求1至4中任一项所述的半导体存储装置，其中还包含多个感测电路，该多个感测电路分别连接于所述多个位线，各自能基于感测节
点的电压而判定存储单元晶体管的阈值电压，所述控制器在所述第1数据的验证动作中，在判定供写入所述第1数据的存储单元晶体管是否超过所述第1数据的验证高电压之前，使所述多个感测电路各自的感测节点放电第1时间，在判定供写入所述第2数据的存储单元晶体管是否超过所述第2数据的验证低电压之前，使所述多个感测电路各自的感测节点放电比所述第1时间长的第2时间。7.根据权利要求1至4中任一项所述的半导体存储装置，其中还包含多个感测电路，该多个感测电路分别连接于所述多个位线，各自能基于感测节点的电压而判定存储单元晶体管的阈值电压，所述控制器在所述第1数据的验证动作中，在判定供写入所述第1数据的存储单元晶体管是否超过所述第1数据的验证高电压之前，使所述多个感测电路各自的感测节点放电第1时间，在判定供写入所述第1数据的存储单元晶体管是否超过所述第1数据的验证高电压之后，且在判定供写入所述第2数据的存储单元晶体管是否超过所述第2数据的验证低电压之前，使所述多个感测电路各自的感测节点不充电而放电第3时间。8.根据权利要求1至4中任一项所述的半导体存储装置，其中还包含多个感测电路，该多个感测电路分别连接于所述多个位线，各自能基于感测节点的电压而判定存储单元晶体管的阈值电压，所述控制器在所述第1数据的验证动作...

【专利技术属性】
技术研发人员：加藤光司，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：