半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，包括器件区以及零层标记区；在零层标记区的基底内形成零层标记沟槽；填充零层标记沟槽，形成介电层；形成覆盖基底和介电层的鳍部掩膜材料层；在介电层和器件区的基底上方的鳍部掩膜材料层上形成核心层，核心层覆盖介电层的顶部；在核心层的侧壁形成掩膜侧墙；去除核心层；去除核心层后，以掩膜侧墙为掩膜刻蚀鳍部掩膜材料层，形成鳍部掩膜层；以鳍部掩膜层为掩膜刻蚀部分厚度的基底，刻蚀后剩余的基底作为衬底，位于器件区的衬底上的凸起作为鳍部，且在刻蚀基底的过程中，同时刻蚀部分厚度的介电层。本发明专利技术通过介电层填充零层标记沟槽，形成鳍部后，出现残留物缺陷或脱落缺陷的概率较低。的概率较低。的概率较低。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方 法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸 持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。 然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此 栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越 来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应 (short
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channel effects，SCE)更容易发生。
[0003]因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面 MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管 (FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制， 与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟 道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
[0004]此外，随着器件沟道长度的缩短，器件的线宽尺寸也越来越小，如果在形 成鳍部之后再进行阱区注入(well implant)，则线宽尺寸较小的鳍部更容易在离 子注入过程中受到损伤。因此，在形成鳍部之前，先对基底进行阱区离子注入 逐渐成为更优选的方式。相应的，该制程需要在基底中形成零层标记(zero mark) 沟槽，从而在阱区离子注入工艺过程中，作为光刻工艺的对准标记(alignmentmark)。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高半导 体结构的性能。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：衬底，包括 器件区以及零层标记区；鳍部，凸立于所述器件区的衬底上；零层标记沟槽， 位于所述零层标记区的衬底内，所述零层标记沟槽的顶部和衬底的顶部相齐平； 介电层，填充于所述零层标记沟槽中。
[0007]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基 底，包括器件区、以及用于形成零层标记沟槽的零层标记区；在所述零层标记 区的基底内形成所述零层标记沟槽；填充所述零层标记沟槽，形成位于所述零 层标记沟槽中的介电层；形成覆盖所述基底和介电层的鳍部掩膜材料层；在所 述介电层和所述器件区的基底上方的所述鳍部掩膜材料层上形成核心层，所述 核心层覆盖所述介电层的顶部；在所述核心层的侧壁形成掩膜侧墙；去除所述 核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，刻蚀所述鳍部掩膜材料 层，形成鳍部掩膜层；以所述鳍部掩膜层为掩膜，刻蚀部分厚度的所述基底， 刻蚀后剩余的基底作为衬底，位于所述器件区的衬底上的凸起作为鳍部，且在 刻蚀所述基底的过程中，同时刻蚀部分厚度的所述介电层。
[0008]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0009]本专利技术实施例提供一种半导体结构，所述零层标记区的衬底内具有零层标 记沟槽，所述零层标记沟槽的顶部和衬底的顶部相齐平，所述零层标记沟槽中 填充有介电层；其中，所述零层标记沟槽通常在形成鳍部之前形成，因此，通 过在所述零层标记沟槽中填充有介电层，以填充所述零层标记沟槽的空间，相 应的，在形成鳍部的制程中，显著降低了在所述零层标记沟槽的侧壁形成鳍部 掩膜材料层或核心层的材料残留的概率，相应的，在形成鳍部后，因所述材料 残留的引起残留物(residue)缺陷或脱落(peeling)缺陷的概率较低，从而有 利于提高半导体结构的性能。
[0010]本专利技术实施例提供的形成方法中，在所述零层标记区的基底内形成所述零 层标记沟槽之后，先在所述零层标记沟槽填充介电层，随后形成覆盖所述基底 和介电层的鳍部掩膜材料层，并在所述鳍部掩膜材料层上形成核心层，所述介 电层为鳍部掩膜材料层的形成提供了平坦面，与在形成零层标记沟槽之后，直 接形成鳍部掩膜材料层和核心层的方案相比，本专利技术实施例形成掩膜侧墙后， 显著降低了在所述零层标记沟槽的侧壁形成所述鳍部掩膜材料层或核心层的材 料残留的概率，相应的，在形成鳍部后，因所述材料残留的引起残留物(residue) 缺陷或脱落(peeling)缺陷的概率较低，从而有利于提高半导体结构的性能。
附图说明
[0011]图1至图10一种半导体结构的形成方法中各步骤对应的结构示意图；
[0012]图11是本专利技术半导体结构一实施例的俯视图；
[0013]图12是图11沿A1A2割线的剖视图；
[0014]图13至图33是本专利技术半导体结构的形成方法一实施例中各步骤对应的结 构示意图。
具体实施方式
[0015]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析 其性能有待提高的原因。
[0016]图1至图10一种半导体结构的形成方法中各步骤对应的结构示意图。
[0017]参考图1，提供基底10，包括器件区10d、以及用于形成零层标记沟槽的 零层标记区10z。
[0018]具体地，所述器件区10d包括用于形成第一型晶体管的第一子器件区(未 标示)、以及用于形成第二型晶体管的第二子器件区(未标示)，所述第一型晶 体管和第二型晶体管的沟道材料不同。作为一种示例，所述基底10的材料为 Si，所述第一型晶体管为NMOS晶体管，所述第二型晶体管为PMOS晶体管。
[0019]继续参考图1，在所述基底10上形成第一光刻胶层11，所述第一光刻胶层 11露出所述零层标记区10z的基底10。
[0020]结合参考图2和图3，图2是俯视图，图3是图2沿a1a2割线的剖视图， 以所述第一光刻胶层11为掩膜，刻蚀部分厚度的基底10，在所述零层标记区 10z的基底10中形成零层标记沟槽12。
[0021]形成所述零层标记沟槽12后，还包括：去除所述第一光刻胶层11。
[0022]需要说明的是，去除所述第一光刻胶层11后还包括：对所述器件区10d 的基底10进行阱区注入处理。
[0023]参考图4，形成保形覆盖所述零层标记沟槽12的底部和侧壁、以及所述基 底10顶部的第一硬掩膜材料层20；形成覆盖所述第一硬掩膜材料层20的第一 掩膜叠层(未标示)，所述第一掩膜叠层包括填充所述零层标记沟槽12的第一 平坦化层21、位于所述第一平坦化层21上的第一抗反射涂层22、以及位于所 述第一抗反射涂层22上的第二光刻胶层23，所述第二光刻胶层23露出第二子 器件区(未标示)的抗反射涂层22。
[0024]参考图5，以所述第二光刻胶层23为掩膜，依次刻蚀所述第一抗反射涂层 22、第一平坦化层21和第一硬掩膜材料层20，将所述第一硬掩膜材料层20图 形化为第一硬掩膜层25；以所述第一硬掩膜层25为掩膜，刻蚀部分厚度的基 底10，在所述第二子器件区(未标示)的基底10中形成凹槽13。
[0025]其中，在形成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，包括器件区以及零层标记区；鳍部，凸立于所述器件区的衬底上；零层标记沟槽，位于所述零层标记区的衬底内，所述零层标记沟槽的顶部和衬底的顶部相齐平；介电层，填充于所述零层标记沟槽中。2.如权利要求1所述的半导体结构，其特征在于，所述器件区包括用于形成第一型晶体管的第一子器件区、以及用于形成第二型晶体管的第二子器件区，所述第一型晶体管和第二型晶体管的沟道材料不同；在所述第一子器件区或第二子器件区中，所述鳍部包括底部鳍部层、以及位于所述底部鳍部层顶部的沟道层，所述沟道层的材料与所述底部鳍部层的材料不同；其中，所述沟道层还位于所述零层标记沟槽的侧壁和介电层之间、以及所述零层标记沟槽的底部和介电层之间。3.如权利要求2所述的半导体结构，其特征在于，所述第一型晶体管和第二型晶体管的沟道导电类型不同。4.如权利要求2所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗化硅、锗或
Ⅲ‑Ⅴ
族半导体材料。5.如权利要求1所述的半导体结构，其特征在于，所述零层标记沟槽底部至所述鳍部顶部的距离为至6.如权利要求1所述的半导体结构，其特征在于，所述介电层的材料包括氮化硅、氧化硅、碳氧化硅、氮氧化硅和碳氮氧化硅中的一种或多种。7.如权利要求2所述的半导体结构，其特征在于，所述介电层底部至所述鳍部顶部的距离为至8.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括器件区、以及用于形成零层标记沟槽的零层标记区；在所述零层标记区的基底内形成所述零层标记沟槽；填充所述零层标记沟槽，形成位于所述零层标记沟槽中的介电层；形成覆盖所述基底和介电层的鳍部掩膜材料层；在所述介电层和所述器件区的基底上方的所述鳍部掩膜材料层上形成核心层，所述核心层覆盖所述零层标记沟槽的顶部；在所述核心层的侧壁形成掩膜侧墙；去除所述核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，刻蚀所述鳍部掩膜材料层，形成鳍部掩膜层；以所述鳍部掩膜层为掩膜，刻蚀部分厚度的所述基底，刻蚀后剩余的基底作为衬底，位于所述器件区的衬底上的凸起作为鳍部，且在刻蚀所述基底的过程中，同时刻蚀部分厚度的所述介电层。9.如权利要求8所述的半导体结构的形成方法，其特征在于，填充所述零层标记沟槽，
形成位于所述零层标记沟槽中的介电层的步骤包括：向所述零层标记沟槽中填充介电材料，所述介电材料还覆盖所述基底；对所述介电材料进行平坦化处理，去除高于所述基底顶面的介电材料，保留所述零层标记沟槽中的剩余介电材料作为介电层。10.如权利要求8或9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述器件区包括用于形成第一型晶体管的第一子器件区、以及用于形成第二型晶体管的第二子器件区，所述第一型晶体管和第二型晶体管的沟道材料不同；形成所述零层标记沟槽后，形成所述介电层之前，还包括：在所述第一子器件区或第二子器件区中，去除部分厚度的所述基底，在所述基底中形成凹槽，且所述凹槽的深度小于所述零层标记沟槽的深度；形成所述零层标记沟槽和凹槽后，形成所述介电层...

【专利技术属性】
技术研发人员：郑二虎，叶逸舟，张高颖，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：