译码电路、TDC电路、数据处理芯片、光学系统、译码方法技术方案

一种译码电路，包括：码位产生单元，适于根据一组相位逻辑值产生一组逻辑码，其中，每两个相位逻辑值对应一位逻辑码，符合预定要求的两个相位逻辑值对应的逻辑码不同于所述一组逻辑码中的其他逻辑码，用于标示所述一组相位中处于突变沿的相位信号；所述两个相位逻辑值表征一对多相位时钟信号在采样时刻的相位；所述一对多相位时钟信号为相邻的两个多相位时钟信号，或者最后一个和第一个多相位时钟信号；译码单元，适于根据所述一组逻辑码获得第一编码。一编码。一编码。

【技术实现步骤摘要】
译码电路、TDC电路、数据处理芯片、光学系统、译码方法


[0001]本专利技术涉及电学领域，尤其涉及一种译码电路、TDC电路、数据处理芯片、光学系统、译码方法。

技术介绍

[0002]时间数字转换器(Time to Digital Convert，TDC)作为一种专用时间间隔量化的器件，是目前实现时间间隔测量技术的主要途径。其中，模拟式TDC主要利用电容充放电进行时间放大，由电压信号表示；数字式TDC在数字域内直接利用延迟单元量化输出。相对于模拟式TDC设计，基于可编程逻辑电路以及数字信号处理的数字化TDC在设计灵活性、稳定性、高集成度和低成本等方面具有无可比拟的优势。随着集成电路的发展，TDC逐渐集中在专用集成电路(ASIC)和现场可编程逻辑门阵列(FPGA)上。
[0003]目前TDC芯片是设计大多采用CMOS工艺实现，其电路结构主要利用内部CMOS门电路构成各种延迟线实现TDC的数字量化，如常见的抽头延迟链、差分延迟链、多相位时钟采样、脉冲收缩等结构。多相位时钟采样是把单个参考时钟的直接计数法转化为采用多路固定相移时钟，等效量化为固定间隔的不同时间区域。在基于多相位(multiple phase)采样的TDC中，需要通过译码器将采样得到的多相位信息转换成时间的量化信息。而现有TDC常常出现量化时间不准确的问题。

技术实现思路

[0004]本专利技术解决是多相位时钟采样容易出现量化时间不准确的问题。
[0005]为解决上述问题，本专利技术提供一种译码电路，包括：码位产生单元，适于根据一组相位逻辑值产生一组逻辑码，其中，每两个相位逻辑值对应一位逻辑码，符合预定要求的两个相位逻辑值对应的逻辑码不同于所述一组逻辑码中的其他逻辑码，用于标示所述一组相位中处于突变沿的相位信号；所述两个相位逻辑值表征一对多相位时钟信号在采样时刻的相位；所述一对多相位时钟信号为相邻的两个多相位时钟信号，或者最后一个和第一个多相位时钟信号；译码单元，适于根据所述一组逻辑码获得第一编码。
[0006]可选的，所述相位逻辑值为0或1，相位逻辑值为0表征相位为0，相位逻辑值为1表征相位为π。
[0007]可选的，当符合所述预定要求的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述预定要求为：前一个多相位时钟信号对应的相位逻辑值为1，后一个多相位时钟信号对应的相位逻辑值为0；当所述符合预定要求的两个相位逻辑值为最后一个和第一个多相位时钟信号对应的相位逻辑值时，所述预定要求包括：最后一个多相位时钟信号对应的相位逻辑值为1，第一个多相位时钟信号对应的相位逻辑值为0。
[0008]可选的，当符合所述预定要求的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述预定要求为：前一个多相位时钟信号对应的相位逻辑值为0，后一个多相位时钟信号对应的相位逻辑值为1；当所述符合预定要求的两个相位逻辑值为最后
一个和第一个多相位时钟信号对应的相位逻辑值时，所述预定要求包括：最后一个多相位时钟信号对应的相位逻辑值为0，第一个多相位时钟信号对应的相位逻辑值为1。
[0009]可选的，符合所述预定要求的两个相位逻辑值对应的逻辑码为1，所述一组逻辑码中的其他逻辑码为0；或者，符合所述预定要求的两个相位逻辑值对应的逻辑码为0，所述一组逻辑码中的其他逻辑码为1。
[0010]可选的，所述码位产生单元包括：多组子产生单元，所述子产生单元包括：反相器和与非门；所述与非门的一个输入端和反相器的输入端适于分别输入与一位逻辑码对应的两个相位逻辑值，所述反相器的输出端连接所述与非门的另一个输入端，所述与非门的输出端适于输出所述逻辑码。
[0011]可选的，当所述与一位逻辑码对应的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述与非门的一个输入端适于输入前一个多相位时钟信号对应的相位逻辑值，所述反相器的输入端适于输入后一个多相位时钟信号对应的相位逻辑值；当所述与一位逻辑码对应的两个相位逻辑值为最后一个和第一个多相位时钟信号对应的相位逻辑值时，所述与非门的一个输入端适于输入最后一个多相位时钟信号对应的相位逻辑值，所述反相器的输入端适于输入第一个多相位时钟信号对应的相位逻辑值。
[0012]可选的，当所述与一位逻辑码对应的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述反相器的输入端适于输入前一个多相位时钟信号对应的相位逻辑值，所述与非门的一个输入端适于输入后一个多相位时钟信号对应的相位逻辑值；当所述与一位逻辑码对应的两个相位逻辑值为最后一个和第一个多相位时钟信号对应的相位逻辑值时，所述反相器的输入端适于输入最后一个多相位时钟信号对应的相位逻辑值，所述与非门的一个输入端适于输入第一个多相位时钟信号对应的相位逻辑值。
[0013]可选的，所述译码单元，适于按序排列所述一组逻辑码以获得一组独热码，并依据所述一组独热码获得与之对应的二进制码，将所述二进制编码作为所述第一编码。
[0014]可选的，所述译码单元包括：独热译码器；所述独热译码器的输入端适于输入所述一组逻辑码，所述独热译码器的输出端适于输出所述第一编码。
[0015]本专利技术还提供一种TDC电路，包括：上述译码电路，以及相位采样电路，适于在采样时刻对所述多相位时钟信号的相位进行采样，以产生一组相位逻辑值；处理电路，适于至少根据所述第一编码获得量化的细时间。
[0016]可选的，所述TDC电路还包括：时钟信号产生单元，适于产生所述多相位时钟信号；所述时钟信号产生单元包括：多个延时单元，所述多个延时单元的输出端适于输出所述多相位时钟信号；前一个延时单元的输出端连接后一个延时单元的输入端，最后一个延时单元的输出端连接第一个延时单元的输入端。
[0017]可选的，TDC电路还包括：计数单元，适于计算在所述采样时刻之前，一个多相位时钟信号循环的周期个数并输出；所述处理电路，还适于至少根据所述周期个数获得量化的粗时间。
[0018]可选的，所述处理电路，适于根据多相位时钟信号的周期时间和所述循环的周期个数获得所述量化的粗时间。
[0019]可选的，所述计数单元包括：第一计数器，适于计算在所述采样时刻之前，一个多相位时钟信号循环的周期个数；第二计数器，适于计算在所述采样时刻之前，另一个多相位
时钟信号循环的周期个数；选择单元，适于在第一计数器和第二计数器中选择未处于跳转状态的计数器，并将该计数器计算的周期个数作为所述计数单元的输出。
[0020]可选的，所述第一计数器和第二计数器均在多相位时钟信号的突变沿发生时处于跳转状态；所述选择单元包括：判断单元，适于根据所述相位逻辑值确定所述第一计数器或第二计数器中的哪一个未处于跳转状态。
[0021]可选的，所述判断单元，还适于输出标志位，所述标志位表征：使用第一计数器和第二计数器中的哪一计数器计算的周期个数作为所述计数单元的输出。
[0022]可选的，所述处理电路，适于根据所述多相位时钟信号之间的延时差和所述第一编码获得量化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种译码电路，其特征在于，包括：码位产生单元，适于根据一组相位逻辑值产生一组逻辑码，其中，每两个相位逻辑值对应一位逻辑码，符合预定要求的两个相位逻辑值对应的逻辑码不同于所述一组逻辑码中的其他逻辑码，用于标示所述一组相位中处于突变沿的相位信号；所述两个相位逻辑值表征一对多相位时钟信号在采样时刻的相位；所述一对多相位时钟信号为相邻的两个多相位时钟信号，或者最后一个和第一个多相位时钟信号；译码单元，适于根据所述一组逻辑码获得第一编码。2.如权利要求1所述的译码电路，其特征在于，所述相位逻辑值为0或1，相位逻辑值为0表征相位为0，相位逻辑值为1表征相位为π。3.如权利要求2所述的译码电路，其特征在于，当符合所述预定要求的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述预定要求为：前一个多相位时钟信号对应的相位逻辑值为1，后一个多相位时钟信号对应的相位逻辑值为0；当所述符合预定要求的两个相位逻辑值为最后一个和第一个多相位时钟信号对应的相位逻辑值时，所述预定要求包括：最后一个多相位时钟信号对应的相位逻辑值为1，第一个多相位时钟信号对应的相位逻辑值为0。4.如权利要求2所述的译码电路，其特征在于，当符合所述预定要求的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述预定要求为：前一个多相位时钟信号对应的相位逻辑值为0，后一个多相位时钟信号对应的相位逻辑值为1；当所述符合预定要求的两个相位逻辑值为最后一个和第一个多相位时钟信号对应的相位逻辑值时，所述预定要求包括：最后一个多相位时钟信号对应的相位逻辑值为0，第一个多相位时钟信号对应的相位逻辑值为1。5.如权利要求1
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4任一项所述的译码电路，其特征在于，符合所述预定要求的两个相位逻辑值对应的逻辑码为1，所述一组逻辑码中的其他逻辑码为0；或者，符合所述预定要求的两个相位逻辑值对应的逻辑码为0，所述一组逻辑码中的其他逻辑码为1。6.如权利要求1所述的译码电路，其特征在于，所述码位产生单元包括：多组子产生单元，所述子产生单元包括：反相器和与非门；所述与非门的一个输入端和反相器的输入端适于分别输入与一位逻辑码对应的两个相位逻辑值，所述反相器的输出端连接所述与非门的另一个输入端，所述与非门的输出端适于输出所述逻辑码。7.如权利要求6所述的译码电路，其特征在于，当所述与一位逻辑码对应的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述与非门的一个输入端适于输入前一个多相位时钟信号对应的相位逻辑值，所述反相器的输入端适于输入后一个多相位时钟信号对应的相位逻辑值；当所述与一位逻辑码对应的两个相位逻辑值为最后一个和第一个多相位时钟信号对应的相位逻辑值时，所述与非门的一个输入端适于输入最后一个多相位时钟信号对应的相位逻辑值，所述反相器的输入端适于输入第一个多相位时钟信号对应的相位逻辑值。8.如权利要求6所述的译码电路，其特征在于，当所述与一位逻辑码对应的两个相位逻辑值为相邻的两个多相位时钟信号对应的相位逻辑值时，所述反相器的输入端适于输入前一个多相位时钟信号对应的相位逻辑值，所述与非门的一个输入端适于输入后一个多相位
时钟信号对应的相位逻辑值；当所述与一位逻辑码对应的两个相位逻辑值为最后一个和第一个多相位时钟信号对应的相位逻辑值时，所述反相器的输入端适于输入最后一个多相位时钟信号对应的相位逻辑值，所述与非门的一个输入端适于输入第一个多相位时钟信号对应的相位逻辑值。9.如权利要求1所述的译码电路，其特征在于，所述译码单元，适于按序排列所述一组逻辑码以获得一组独热码，并依据所述一组独热码获得与之对应的二进制码，将所述二进制编码作为所述第一编码。10.如权利要求1所述的译码电路，其特征在于，所述译码单元包括：独热译码器；所述独热译码器的输入端适于输入所述一组逻辑码，所述独热译码器的输出端适于输出所述第一编码。11.一种TDC电路，其特征在于，包括：权利要求1
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10任一项所述的译码电路，以及相位采样电路，适于在采样时刻对所述多相位时钟信号的相位进行采样，以产生一组相位逻辑值；处理电路，适于至少根据所述第一编码获得量化的细时间。12.如权利要求11所述的TDC电路，其特征在于，还包括：时钟信号产生单元，适于产生所述多相位时钟信号；所述时钟信号产生单元包括：多个延时单元，所述多个延时单元的输出端适于输出所述多相...

【专利技术属性】
技术研发人员：姚廷宇，王陈銮，向少卿，
申请(专利权)人：上海禾赛科技有限公司，
类型：发明
国别省市：