一种高速可编程异步分频器制造技术

本发明专利技术涉及射频通信技术领域，具体为一种高速可编程异步分频器，包括：同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4、五输入与非门U、触发器Q5、延时器KT。该高速可编程异步分频器延续了异步分频器功耗最低、电路结构简单的优点，并层层突破现有技术应用中遇到的技术瓶颈，显著提高异步分频器的工作频率和运行的可靠性，可广泛应用于高速锁相环频率综合器中。器中。器中。

【技术实现步骤摘要】
一种高速可编程异步分频器


[0001]本专利技术涉及射频通信
，具体为一种高速可编程异步分频器。

技术介绍

[0002]随着无线通信技术和半导体技术的日益进步，无线通信芯片的设计要求也越来越高。高性能，低功耗，高集成度和低成本的趋势主导芯片设计技术的演变，射频频率综合器用于基带信号与射频信号之间转换的混频器，是射频收发器中的一个关键模块，而高速可编程分频器依然是频率综合器的速度瓶颈。
[0003]现有的高速可编程分频器的优缺点概括如下，第一种是基于高速的两模预分频器，其速度可以很高，但功耗较大，并且由于对反馈控制的延时要求很高，在一些很小的工作频率范围内容易发生除数出错；第二种是基于级联的除以2或3模块，其速度也可以很高，但同样由于对反馈控制的延时要求很高，存在容易发生除数出错的问题；第三种是如图1所示的五位异步分频器电路原理图，虽然不易发生除数出错，但其速度最低，且功耗最大。鉴于此，我们提出一种高速可编程异步分频器。

技术实现思路

[0004]本专利技术的目的在于提供一种高速可编程异步分频器，以解决上述
技术介绍
中提出的问题。
[0005]为实现上述目的，本专利技术提供如下技术方案：
[0006]一种高速可编程异步分频器，包括：同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4、五输入与非门U、触发器Q5、延时器KT；
[0007]其中，所述同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4的D端为数据输入端；
[0008]所述同步数据重置触发器Q0的Q端串接所述异步频率触发器Q1的CLK端后接入所述五输入与非门U的输入端1；
[0009]所述异步频率触发器Q1的Q端接所述异步频率触发器Q2的CLK端，所述异步频率触发器Q1的端接所述五输入与非门U的输入端2；
[0010]所述异步频率触发器Q2的Q端串接所述异步频率触发器Q3的CLK端后接入所述五输入与非门U的输入端3；
[0011]所述异步频率触发器Q3的Q端串接所述异步频率触发器Q4的CLK端后接入所述五输入与非门U的输入端4；
[0012]所述异步频率触发器Q4的Q端接所述五输入与非门U的输入端5；
[0013]所述触发器Q5的D端接所述五输入与非门U的输出端；
[0014]所述触发器Q5的Q端、异步频率触发器Q1的reload端、异步频率触发器Q2的reload端均接所述同步数据重置触发器Q0的reload端；
[0015]所述异步频率触发器Q3的reload端和异步频率触发器Q4的reload端均串接一所述延时器KT后接所述同步数据重置触发器Q0的reload端；
[0016]所述触发器Q5的CLK端接所述同步数据重置触发器Q0的CLK端。
[0017]与现有技术相比，本专利技术的有益效果是：该高速可编程异步分频器，延续了异步分频器功耗最低、电路结构简单的优点，并层层突破现有技术应用中遇到的技术瓶颈，显著提高异步分频器的工作频率和运行的可靠性，可广泛应用于高速锁相环频率综合器中。
附图说明
[0018]图1为本专利技术现有技术中五位异步分频器电路原理图；
[0019]图2为本专利技术的整体结构电路原理图。
具体实施方式
[0020]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0021]在本专利的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定相连、设置，也可以是可拆卸连接、设置，或一体地连接、设置。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本专利中的具体含义。
[0022]一种高速可编程异步分频器，如图2所示，包括：同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4、五输入与非门U、触发器Q5、延时器KT；其中，同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4的D端为数据输入端；同步数据重置触发器Q0的Q端串接异步频率触发器Q1的CLK端后接入五输入与非门U的输入端1；异步频率触发器Q1的Q端接异步频率触发器Q2的CLK端，异步频率触发器Q1的端接五输入与非门U的输入端2；异步频率触发器Q2的Q端串接异步频率触发器Q3的CLK端后接入五输入与非门U的输入端3；异步频率触发器Q3的Q端串接异步频率触发器Q4的CLK端后接入五输入与非门U的输入端4；异步频率触发器Q4的Q端接五输入与非门U的输入端5；触发器Q5的D端接五输入与非门U的输出端；触发器Q5的Q端、异步频率触发器Q1的reload端、异步频率触发器Q2的reload端均接同步数据重置触发器Q0的reload端；异步频率触发器Q3的reload端和异步频率触发器Q4的reload端均串接一延时器KT后接同步数据重置触发器Q0的reload端；触发器Q5的CLK端接同步数据重置触发器Q0的CLK端。
[0023]如图1所示为现有技术中五位异步分频器电路原理图，当输入的分频值N(即数据D<4:0>)向下计数至5
′
b00000时，重置(reload)信号变高，5位的除数N立即被异步重置到寄存器中，所以，分频寄存器的数据经历如下的周期循环：
[0024]N
→
N
‑1→
N
‑2→…→2→1→
N
→
N
‑1→…
[0025]以上传统的五位异步分频器的第一个技术瓶颈是重置信号路上长的延时，输入时钟的周期必须大于这个重置延时，分频器才能正常工作。
[0026]因此，在本专利技术中，在除数重置信号路中加一个触发器Q5(DFF)，除数重置延时被分成两部分，只要每一部分都小于一个时钟周期即可正常工作，经此修改后，分频器寄存器的数据经历新的循环周期：
[0027]N
→
N
→
N
‑1→
N
‑2→…→2→
N
→
N
→
N
‑1→…
[0028]第二个技术瓶颈是最低位触发器(触发器Q0)的异步数据重置延时，当输入时钟的频率增加过程中，这个触发器的翻转开始和数据重置在时间上冲突，从而导致整个分频器出错。
[0029]因此，在本专利技术中，将最低位触发器改用同步数据重置触发器Q0，而其他触发器依然采用异步数据重置。
[0030]第三个技术瓶颈是随着分频器输入频率的进一步提高，一些高位触发器(触发器Q3/D4)的异步数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速可编程异步分频器，其特征在于，包括：同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4、五输入与非门U、触发器Q5、延时器KT；其中，所述同步数据重置触发器Q0、异步频率触发器Q1、异步频率触发器Q2、异步频率触发器Q3、异步频率触发器Q4的D端为数据输入端；所述同步数据重置触发器Q0的Q端串接所述异步频率触发器Q1的CLK端后接入所述五输入与非门U的输入端1；所述异步频率触发器Q1的Q端接所述异步频率触发器Q2的CLK端，所述异步频率触发器Q1的端接所述五输入与非门U的输入端2；所述异步频率触发器Q2的Q端串接所述异步频率触发器Q3的CL...

【专利技术属性】
技术研发人员：王方林，
申请(专利权)人：昱兆微电子科技上海有限公司，
类型：发明
国别省市：