本发明专利技术公开了一种具有热插拔功能的IO电路、芯片及IO电路的供电控制方法，该IO电路包括输入模块、输出模块、热插拔模块以及pad端；输入模块与输出模块均连接pad端，以实现与外部器件的信号传输；输出模块包括上拉单元和下拉单元；第一电压连接至上拉单元和下拉单元，以为整个输出模块供电；第二电压连接至上拉单元，以控制输出模块的工作状态；其中，第一电压为芯片IO供电电压vccio，第二电压为芯片IO供电电压vccio和pad端电压vpad中较大的电压；热插拔模块连接第一电压和pad端，用于比较电压vccio和电压vpad的大小，以得到第二电压。本发明专利技术提供的IO电路不仅具有热插拔功能，还减小了IO管脚漏电，降低了芯片静态和动态功耗。降低了芯片静态和动态功耗。降低了芯片静态和动态功耗。
【技术实现步骤摘要】
具有热插拔功能的IO电路、芯片及IO电路的供电控制方法
[0001]本专利技术属于集成电路IO端口
，具体涉及一种具有热插拔功能的IO电路、芯片及IO电路的供电控制方法。
技术介绍
[0002]随着现代集成电路技术的飞速发展，电子元件越来越向着微小型化、低功耗、智能化和高可靠性方面发展。现场可编程门阵列(Field Programmable Gate Array，FPGA)就是在传统PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，在各行各业得到了广泛的应用。
[0003]在FPGA中，输入/输出(Input/Output)，I/O或IO)是不可获缺的重要模块，IO具有输入输出功能，在输出时提供相应IO Standards的驱动能力，作为输入时需要正确接收信号，对于高速信号的传输，会用到片内端接阻抗来缓解信号完整性问题。
[0004]然而，现有的IO电路在加电或者掉电过程中，会产生很大的启动电流和电压波动，严重时甚至会损坏整个系统。此外，现有的IO电路还存在漏电流问题，不但增加了电路的静态和动态功耗，还容易影响或损害被驱动器件的功能。
技术实现思路
[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种具有热插拔功能的IO电路、芯片及IO电路的供电控制方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]第一方面，本专利技术提供了一种具有热插拔功能的IO电路，包括输入模块、输出模块、热插拔模块以及pad端；
[0007]所述输入模块与所述输出模块均连接所述pad端，以实现与外部器件的信号传输；
[0008]所述输出模块包括上拉单元和下拉单元；第一电压连接至所述上拉单元和所述下拉单元，以为整个输出模块供电；第二电压连接至所述上拉单元，以控制所述输出模块的工作状态；其中，所述第一电压为芯片IO供电电压vccio，所述第二电压为芯片IO供电电压vccio和所述pad端电压vpad中较大的电压；
[0009]所述热插拔模块连接所述第一电压和所述pad端，用于比较电压vccio和电压vpad的大小，以得到所述第二电压。
[0010]在本专利技术的一个实施例中，所述上拉单元包括第一PMOS器件，所述下拉单元包括第一NMOS器件；
[0011]所述第一PMOS器件的源极连接所述第一电压；
[0012]所述第一PMOS器件的栅极通过第一控制电路连接所述第二电压；
[0013]所述第一PMOS器件的衬底连接所述第二电压；
[0014]所述第一NMOS器件的栅极通过第二控制电路连接所述第一电压；
[0015]所述第一NMOS器件的源极和衬底接地；
[0016]所述第一PMOS器件的漏极和所述第一NMOS器件的漏极共同连接至所述pad端。
[0017]在本专利技术的一个实施例中，所述第一PMOS器件和所述第一NMOS器件均为大尺寸器件。
[0018]在本专利技术的一个实施例中，所述热插拔模块包括第二PMOS器件、第三PMOS器件、第四PMOS器件、第五PMOS器件、第二NMOS器件、第三NMOS器件；其中，
[0019]所述第二PMOS器件的栅极、所述第三PMOS器件的栅极、所述第四PMOS器件的栅极、所述第二NMOS器件的漏极以及所述第三NMOS器件的栅极共同连接至节点1；
[0020]所述第二PMOS器件的漏极、所述第三PMOS器件的漏极、所述第五PMOS器件的栅极、所述第二NMOS器件的栅极以及所述第三NMOS器件的漏极共同连接至节点2；
[0021]所述第二PMOS器件的源极和所述第四PMOS器件的源极均连接所述第一电压；
[0022]所述第三PMOS器件的源极和所述第五PMOS器件的源极均连接所述pad端；
[0023]所述第四PMOS器件的漏极和所述第五PMOS器件的漏极连接，并作为热插拔模块的输出端，输出所述第二电压；
[0024]所述第二电压还连接所述第二PMOS器件的衬底、所述第三PMOS器件的衬底、所述第四PMOS器件的衬底以及所述第五PMOS器件的衬底；
[0025]所述第二NMOS器件的衬底和源极以及所述第三NMOS器件的衬底和源极均接地。
[0026]在本专利技术的一个实施例中，所述第四PMOS器件(MP4)尺寸是第五PMOS器件(MP5)尺寸的2倍。
[0027]第二方面，本专利技术还提供了一种芯片，包括上述实施例所述的具有热插拔功能的IO电路。
[0028]第三方面，本专利技术还提供了一种IO电路的供电控制方法，应用于上述实施例所述的具有热插拔功能的IO电路，通过第一电压向IO电路的输出模块供电，同时通过第二电压控制输出模块的工作状态；其中，第一电压为芯片IO供电电压vccio，第二电压为芯片IO供电电压vccio和pad端电压vpad中较大的电压；
[0029]当IO电路被配置为output时，由于vpad≤vccio，第二电压等于芯片IO供电电压vccio，由电压vccio控制输出模块的上拉单元和下拉单元的导通状态，以通过pad端驱动外部电路；
[0030]当IO电路被配置为input时：
[0031]若vpad≤vccio，则第二电压等于芯片IO供电电压vccio，第二电压控制上拉单元处于关断状态，第一电压控制下拉单元处于关断状态，从而使输出模块电路不存在漏电问题；
[0032]若vpad≥vccio+vthp，则第二电压等于pad端电压vpad，第二电压控制上拉单元处于关断状态，第一电压控制下拉单元处于关断状态，从而使输出模块电路不存在漏电问题；其中，vthp为上拉单元PMOS器件的阈值电压。
[0033]本专利技术的有益效果：
[0034]本专利技术提供的具有热插拔功能的IO电路通过热插拔模块在芯片IO供电电压vccio和所述pad端电压中选出较大的电压，并配合芯片IO供电电压vccio实现了IO电路的供电控制方案，使得IO电路不仅具有了热插拔功能，以克服现有的IO电路在加电或者掉电过程中产生的启动电流和电压波动导致的系统被损害问题，还减小了IO管脚漏电，降低芯片静态
和动态功耗。
[0035]以下将结合附图及实施例对本专利技术做进一步详细说明。
附图说明
[0036]图1是本专利技术实施例提供的一种具有热插拔功能的IO电路结构示意示意图；
[0037]图2是本专利技术实施例提供的一种具有热插拔功能的IO电路的详细实例图。
具体实施方式
[0038]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0039]实施例一
[0040]请参见图1，图1是本专利技术实施例提供的一种具有热插拔功能的IO电路结构示意示意图，其包括输入模块1、输出模块2、热插拔模块3以及pad端；
...
【技术保护点】
【技术特征摘要】
1.一种具有热插拔功能的IO电路，其特征在于，包括输入模块(1)、输出模块(2)、热插拔模块(3)以及pad端；所述输入模块(1)与所述输出模块(2)均连接所述pad端，以实现与外部器件的信号传输；所述输出模块(2)包括上拉单元和下拉单元；第一电压连接至所述上拉单元和所述下拉单元，以为整个输出模块(2)供电；第二电压连接至所述上拉单元，以控制所述输出模块(2)的工作状态；其中，所述第一电压为芯片IO供电电压vccio，所述第二电压为芯片IO供电电压vccio和所述pad端电压vpad中较大的电压；所述热插拔模块(3)连接所述第一电压和所述pad端，用于比较电压vccio和电压vpad的大小，以得到所述第二电压。2.根据权利要求1所述的具有热插拔功能的IO电路，其特征在于，所述上拉单元包括第一PMOS器件(MP1)，所述下拉单元包括第一NMOS器件(MN1)；所述第一PMOS器件(MP1)的源极连接所述第一电压；所述第一PMOS器件(MP1)的栅极通过第一控制电路连接所述第二电压；所述第一PMOS器件(MP1)的衬底连接所述第二电压；所述第一NMOS器件(MN1)的栅极通过第二控制电路连接所述第一电压；所述第一NMOS器件(MN1)的源极和衬底接地；所述第一PMOS器件(MP1)的漏极和所述第一NMOS器件(MN1)的漏极共同连接至所述pad端。3.根据权利要求2所述的具有热插拔功能的IO电路，其特征在于，所述第一PMOS器件(MP1)和所述第一NMOS器件(MN1)均为大尺寸器件。4.根据权利要求1所述的具有热插拔功能的IO电路，其特征在于，所述热插拔模块(3)包括第二PMOS器件(MP2)、第三PMOS器件(MP3)、第四PMOS器件(MP4)、第五PMOS器件(MP5)、第二NMOS器件(MN2)、第三NMOS器件(MN3)；其中，所述第二PMOS器件(MP2)的栅极、所述第三PMOS器件(MP3)的栅极、所述第四PMOS器件(MP4)的栅极、所述第二NMOS器件(MN2)的漏极以及所述第三NMOS器件(MN3)的栅极共同连接至节点1；所述第二PMOS器件(MP2)的漏极、所述第三PMOS器件(MP3)的漏极、所述第五PMOS器件(MP5)的栅极、所...
【专利技术属性】
技术研发人员：王磊，韩建国，韦嶔，程显志，贾红，
申请(专利权)人：厦门智多晶科技有限公司，
类型：发明
国别省市：
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