SiCMOSFET器件及制造方法技术

本发明专利技术公开了一种SiC MOSFET器件，包括：形成于SiC外延层中形成有沟槽栅；在栅极沟槽的底部表面下形成有第一底部掺杂区，在SiC外延层中形成有和栅极沟槽之间具有间距的第二深掺杂区，第一底部掺杂区连接到源极，使栅极沟槽底部表面的栅介质层所承受电压由栅源电压确定从而降低栅极沟槽底部表面的栅介质层所承受的电场强度；第二深掺杂区从SiC外延层的顶部表面向下延伸且第二深掺杂区的底部表面位于第一底部掺杂区的底部表面之下；第二深掺杂区的顶部连接到源极；第一底部掺杂区和第二底部掺杂区增加对沟道区底部的位于第一底部掺杂区和第二底部掺杂区之间的漂移区的耗尽，以降低短沟道效应。本发明专利技术公开了一种SiC MOSFET器件的制造方法。MOSFET器件的制造方法。MOSFET器件的制造方法。

【技术实现步骤摘要】
SiC MOSFET器件及制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种SiC MOSFET器件；本专利技术还涉及一种SiC MOSFET器件的制造方法。

技术介绍

[0002]SiC跟Si相比其禁带宽度接近硅的10倍，其击穿时的临界击穿电场也是硅器件的10倍。这意味着在相同击穿电压下，SiC器件跟Si器件相比，其漂移区的宽度只有Si器件的1/10，其掺杂浓度可以提高100倍。SiC器件跟Si器件相比，其漂移区电阻可以得到大幅降低。因此在高压如击穿电压大于600V的场合，具有非常大的优势。正在越来越多的场合，开始替换Si基超级结和Si基的IGBT器件。
[0003]SiC MOSFET是目前最有可能在600V～3300V范围内来替代Si基超级结和Si基IGBT的器件。
[0004]SiC MOSFET虽然理论上，器件可以事先实现优越的性能。但是在实际上，需要解决两个关键的问题：
[0005]第一个关键问题是如何降低沟道电阻：
[0006]沟道的载流子迁移率。Si基的无论是MOSFET还是IGBT，其沟道载流子迁移率都可以很容易实现400cm2/(V*s)。但是对于SiC器件来说，因为SiC和二氧化硅界面缺陷多，在没有经过优化的情况下，迁移率在10cm2/(V*s)～15cm2/(V*s)，而在NO环境下退火，可以部分的减小一些界面缺陷，能够将迁移率提高到30cm2/(V*s)～40cm2/(V*s)。同时利用SiC材料不同晶向迁移率的差异，通过选择合适的晶向，在沟槽型(Trench)MOSFET中，其迁移率可以达到70cm2/(V*s)以上。跟Si器件不同，SiC器件极大的降低了漂移区的电阻。沟道电阻对其的贡献占比增加。沟道电阻正比于沟道的载流子迁移率和沟道的长度。器件结构和工艺的优化在不断提高其迁移率，但是跟硅器件的差距依然很大。目前降低沟道电阻在设计上最好的方法是降低沟道的长度，降低沟道的长度需要抑制器件的短沟效应。SiC MOSFET因为漂移区的掺杂浓度更高，其短沟效应比Si基器件更严重。也即，MOSFET器件的比导通电阻包括了沟道电阻和漂移区电阻，采用SiC材料的漂移区虽然能大大降低漂移区电阻，但是SiC材料也会带来沟道电阻的增加，这样如何降低沟道电阻就成为降低器件的比导通电阻的一个难题；而降低沟道电阻中，如何克服降低短沟道效应从而能进一步缩短沟道长度成为降低沟道电阻的关键。
[0007]第二关键问题是如何实现对栅介质层如栅氧的保护：
[0008]根据高斯定理可知，器件在半导体和氧化层电场强度符合下面的公式：
[0009][0010]其中，E
semi
是半导体器件的临界电场强度，ε
semi
和ε
oxide
分别是半导体材料和氧化层材料的介电常数。因为Si和SiC的临界电场强度相差10倍。对于Si器件，在其栅介质层即二氧化硅里，无论时合种情况，其电场强度很难超过3
×
106V*cm
‑1。而对于SiC器件，在其SiC
和栅介质层对应的绝缘层界面的SiC达到临界电场强度时，而在其绝缘层如二氧化硅里，其电场强度可以高达9
×
106V*cm
‑1，这已经达到或者是超过二氧化硅的临界电场强度。也即，在Si器件中，当Si材料中的电场强度达到临界电场强度时栅氧的电场强度依然保持在较低值；但是，在SiC器件中，当SiC材料中的电场强度达到临界电场强度时栅氧的电场强度会达到或超过栅氧的临界电场强度，这时就会造成栅氧的击穿，从而产生可靠性问题。因此，对于SiC MOSFET来说，采用合适的器件结构和设计方法，在器件击穿时，降低栅氧界面的电场强度，对于器件的可靠性尤为重要。

技术实现思路

[0011]本专利技术所要解决的技术问题是提供一种SiC MOSFET器件，能降低栅介质层的电场强度以及同时能降低短沟道效应。为此，本专利技术还提供一种SiC MOSFET器件的制造方法。
[0012]为解决上述技术问题，本专利技术提供的SiC MOSFET器件的器件单元包括：
[0013]具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有沟槽栅。
[0014]所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层和填充于所述栅极沟槽中栅极导电材料层。
[0015]在所述栅极沟槽的底部表面下的所述SiC外延层中形成有第一底部掺杂区，所述第一底部掺杂区具有第二导电类型掺杂，所述第一底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触。
[0016]在所述SiC外延层中形成有第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道。
[0017]在所述SiC外延层中形成有第二导电类型掺杂的第二深掺杂区，所述第二深掺杂区和所述栅极沟槽之间具有间距。
[0018]在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区。
[0019]所述栅极导电材料层的顶部连接到由正面金属层组成的栅极。
[0020]所述源区的顶部连接到由正面金属层组成的源极。
[0021]所述第一底部掺杂区连接到源极，使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度。
[0022]所述第二深掺杂区从所述SiC外延层的顶部表面向下延伸，所述第二深掺杂区的底部表面位于所述第一底部掺杂区的底部表面之下。
[0023]所述第二深掺杂区的顶部连接到所述源极。
[0024]所述沟道区底部的所述SiC外延层组成漂移区。
[0025]所述第一底部掺杂区和所述第二底部掺杂区增加对所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区的耗尽，以减少所述沟道区和底部的所述漂移区之间的耗尽并从而降低短沟道效应。
[0026]进一步的改进是，所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成。
[0027]所述漏区的背面形成有由背面金属层组成的漏极。
[0028]SiC MOSFET器件工作时，随着所述漏极电压的增加，所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区会形成夹断(Pinch
‑
off)结构。
[0029]进一步的改进是，所述第二深掺杂区的深度大于离子注入机台的注入深度。
[0030]所述SiC外延层由多层SiC外延子层叠加而成，所述第二深掺杂区由多个形成于各所述SiC外延子层中的通过第二导电类型掺杂的离子注入形成的深掺杂子区连接而成。
[0031]进一步的改进是，SiC 本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SiC MOSFET器件，其特征在于，器件单元包括：具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有沟槽栅；所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层和填充于所述栅极沟槽中栅极导电材料层；在所述栅极沟槽的底部表面下的所述SiC外延层中形成有第一底部掺杂区，所述第一底部掺杂区具有第二导电类型掺杂，所述第一底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触；在所述SiC外延层中形成有第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道；在所述SiC外延层中形成有第二导电类型掺杂的第二深掺杂区，所述第二深掺杂区和所述栅极沟槽之间具有间距；在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区；所述栅极导电材料层的顶部连接到由正面金属层组成的栅极；所述源区的顶部连接到由正面金属层组成的源极；所述第一底部掺杂区连接到源极，使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度；所述第二深掺杂区从所述SiC外延层的顶部表面向下延伸，所述第二深掺杂区的底部表面位于所述第一底部掺杂区的底部表面之下；所述第二深掺杂区的顶部连接到所述源极；所述沟道区底部的所述SiC外延层组成漂移区；所述第一底部掺杂区和所述第二底部掺杂区增加对所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区的耗尽，以减少所述沟道区和底部的所述漂移区之间的耗尽并从而降低短沟道效应。2.如权利要求1所述的SiC MOSFET器件，其特征在于：所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成；所述漏区的背面形成有由背面金属层组成的漏极；SiC MOSFET器件工作时，随着所述漏极电压的增加，所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区会形成夹断结构。3.如权利要求2所述的SiC MOSFET器件，其特征在于：所述第二深掺杂区的深度大于离子注入机台的注入深度；所述SiC外延层由多层SiC外延子层叠加而成，所述第二深掺杂区由多个形成于各所述SiC外延子层中的通过第二导电类型掺杂的离子注入形成的深掺杂子区连接而成。4.如权利要求3所述的SiC MOSFET器件，其特征在于：SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成；在俯视面上，所述器件单元为条形结构或者为多边形结构；所述多边形结构包括方形或六边形。
5.如权利要求4所述的SiC MOSFET器件，其特征在于：所述SiC外延层由2层SiC外延子层叠加而成，所述第二深掺杂区由2个所述深掺杂子区连接而成；第二SiC外延子层叠加在第一SiC外延子层的顶部表面上，第一深掺杂子区形成于所述第一SiC外延子层中，第二深掺杂子区形成于所述第二SiC外延子层中并穿过所述第二SiC外延子层。6.如权利要求5所述的SiC MOSFET器件，其特征在于：所述器件单元为条形结构，所述栅极沟槽呈条形，在所述栅极沟槽的长边对应的两侧面外都形成有所述沟道区，在所述栅极沟槽的长边对应的两侧面外都形成有所述第二深掺杂区。7.如权利要求6所述的SiC MOSFET器件，其特征在于：所述第一深掺杂子区和所述第二深掺杂子区都呈和所述栅极沟槽平行的条形结构；所述第二深掺杂子区叠加在所述第一深掺杂子区的顶部表面且相接触。8.如权利要求7所述的SiC MOSFET器件，其特征在于：所述第二深掺杂子区的宽度等于所述第一深掺杂子区的宽度；或者，所述第二深掺杂子区的宽度大于所述第一深掺杂子区的宽度，以降低器件的比导通电阻；或者，所述第二深掺杂子区的宽度小于所述第一深掺杂子区的宽度，以改善所述沟道区的夹断。9.如权利要求6所述的SiC MOSFET器件，其特征在于：所述第二深掺杂子区呈和所述栅极沟槽平行的...

【专利技术属性】
技术研发人员：曾大杰，蒋容，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：