芯片晶圆的堆叠方法技术

本发明专利技术提供一种芯片晶圆的堆叠方法，包括：提供待处理晶圆，所述待处理晶圆包括衬底、位于所述衬底上的介质层和嵌设于所述介质层中的金属层；形成键合层，所述键合层覆盖所述介质层；从所述待处理晶圆上拾取待键合的芯片，将所述待键合的芯片排列在静电吸盘上；将所述静电吸盘上排列后的所述芯片作为一个整体与所述待键合的晶圆键合。将所有待键合的芯片预先排列在静电吸盘上，将所述静电吸盘上排列后的所述芯片作为一个整体与所述待键合的晶圆键合，可极大减少活化后，芯片与晶圆键合的等待时间，降低活化失效的风险。将所有待键合的芯片预先排列在静电吸盘上，然后作为一个整体进行键合的方式比在键合的同时进行排列分布效率更高。分布效率更高。分布效率更高。

【技术实现步骤摘要】
芯片晶圆的堆叠方法


[0001]本专利技术属于集成电路制造
，具体涉及一种芯片晶圆堆叠结构及其制作方法。

技术介绍

[0002]随着微电子产业进入后摩尔时代，芯片结构向三维方向发展，以进一步满足高集成度、小尺寸和优异性能的需求。相比于晶圆
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晶圆堆叠(wafer to wafer，W2W)，芯片晶圆异质集成(Chip to wafer，C2W)可以实现不同技术节点和不同尺寸芯片间的互连，具有灵活度高的优点。同时，C2W可以通过选择已知良好芯片(KGD，known good die)与晶圆进行键合，可大大提升良率。C2W已成为3D
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IC技术的一个重要发展方向。
[0003]目前C2W量产方案以微凸点封装工艺为主，其最小连接单元尺寸40μm左右，而且凸点之间的下填料不利于散热。当前研发方向在朝着更小连接单元尺寸的无凸点工艺发展。无凸点工艺利用混和键合技术实现铜对铜直接键合，连接单元尺寸可以小于10μm从而实现更高的输入/输出连接密度，而且没有下填料散热性能更好。
[0004]但是无凸点工艺也存在一些问题，一方面：铜易被氧化；另一方面：待键合的若干芯片先进行混合键合界面活化处理后，再一片一片的被键合到晶圆上时，部分芯片会等待较长时间，活化可能会失效。而且不同大小的芯片集中在一个区域与晶圆键合时,效率也低。这些问题导致该技术在实际应用量产时面临巨大的挑战。

技术实现思路

[0005]本专利技术的目的在于提供一种芯片晶圆的堆叠方法，减少芯片活化后，芯片与晶圆键合的等待时间，降低活化失效的风险，提高芯片晶圆的堆叠效率。
[0006]本专利技术提供一种芯片晶圆的堆叠方法，包括：
[0007]提供待处理晶圆，所述待处理晶圆包括衬底、位于所述衬底上的介质层和嵌设于所述介质层中的金属层；形成键合层，所述键合层覆盖所述介质层；
[0008]从所述待处理晶圆上拾取待键合的芯片，将所述待键合的芯片排列在静电吸盘上；
[0009]将所述静电吸盘上排列后的所述芯片作为一个整体与所述待键合的晶圆键合。
[0010]进一步的，所述待键合的芯片排列在所述静电吸盘上之后，与所述待键合的晶圆键合之前，还包括：
[0011]等离子体活化所述待键合的晶圆的键合表面和/或排列后的所述芯片的键合表面。
[0012]进一步的，所述待键合的芯片包括功能和/或尺寸不同的芯片。
[0013]进一步的，所述待键合的芯片分别从第一待处理晶圆至第N待处理晶圆中拾取，N为≥1的整数；从第一待处理晶圆拾取第一芯片、从第i待处理晶圆拾取第i芯片以及从第N待处理晶圆拾取第N芯片，1＜i＜N；所述第一芯片、所述第二芯片以及所述第N芯片排列组
合后构成重构芯片在所述静电吸盘上，所述重构芯片与所述待键合的晶圆上的芯片匹配。
[0014]进一步的，所述重构芯片在所述静电吸盘上周期分布。
[0015]进一步的，从所述第一待处理晶圆至所述第N待处理晶圆中的任意一个待处理晶圆上拾取各自的芯片之前均包括：对每个待处理晶圆划片后的键合表面涂覆金属抗氧化剂；
[0016]将待键合的芯片排列在静电吸盘上之后，执行所述等离子体活化的步骤之前包括：清洁所述芯片，去除所述芯片的键合界面上的所述金属防氧化剂，同时对所述芯片的键合界面进行亲水处理。
[0017]进一步的，所述静电吸盘有多个，多个所述静电吸盘上排列后的所述芯片与所述待键合的晶圆键合。
[0018]进一步的，形成所述键合层之后，从所述待处理晶圆上拾取待键合的芯片之前,还包括：
[0019]将所述待处理晶圆的所述键合层面向载片晶圆键合；
[0020]形成硅通孔，所述硅通孔贯穿所述衬底和部分厚度的所述介质层，暴露出所述金属层；在所述硅通孔中形成互连层，所述互连层与所述第一金属层电连接；
[0021]将所述待处理晶圆靠近所述硅通孔的贯穿入口的一侧表面贴蓝膜或UV膜；
[0022]将所述载片晶圆与所述待处理晶圆解键合，移除所述载片晶圆；
[0023]将所述待处理晶圆划片。
[0024]进一步的，所述待处理晶圆的所述键合层与所述载片晶圆通过键合胶键合；
[0025]将所述载片晶圆与所述待处理晶圆解键合，移除所述载片晶圆时，保留所述键合胶。
[0026]进一步的，从所述待处理晶圆上拾取所述待键合的芯片包括：从所述蓝膜或UV膜上取下所述待键合的芯片直接放到所述静电吸盘上。
[0027]进一步的，所述等离子体活化使用的等离子体气体包括：氧气、氮气、氩气或氢气中的任意一种或两种以上的组合。
[0028]进一步的，通过外部指令控制所述静电吸盘进行充电或放电，实现对排列后的所述芯片的吸附和释放。
[0029]与现有技术相比，本专利技术具有如下有益效果：
[0030]本专利技术提供一种芯片晶圆的堆叠方法，包括：提供待处理晶圆，所述待处理晶圆包括衬底、位于所述衬底上的介质层和嵌设于所述介质层中的金属层；形成键合层，所述键合层覆盖所述介质层；从所述待处理晶圆上拾取待键合的芯片，将所述待键合的芯片排列在静电吸盘上；将所述静电吸盘上排列后的所述芯片作为一个整体与所述待键合的晶圆键合。将所有待键合的芯片预先排列在静电吸盘上，将所述静电吸盘上排列后的所述芯片作为一个整体与所述待键合的晶圆键合，可极大减少活化后，芯片与晶圆键合的等待时间，降低活化失效的风险。将所有待键合的芯片预先排列在静电吸盘上，然后作为一个整体进行键合的方式比在键合的同时进行排列分布效率更高。
附图说明
[0031]图1为本专利技术实施例的一种芯片晶圆的堆叠方法流程示意图。
[0032]图2至图14为本专利技术实施例的芯片晶圆的堆叠方法各步骤示意图。
[0033]其中，附图标记如下：
[0034]10
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第一待处理晶圆；11
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第一衬底；12
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第一介质层；13
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第一金属层；14
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键合层；15
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绝缘层；16
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互连层；17
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测试焊盘层；18
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测试焊盘；17
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混合键合层；18
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金属焊垫；A
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载片晶圆；B
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蓝膜；C
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重构芯片；D1‑
第一芯片；D2‑
第二芯片；E
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静电吸盘；W
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待键合的晶圆；C
’‑
键合芯片。
具体实施方式
[0035]基于上述研究，本专利技术实施例提供了一种芯片晶圆的堆叠方法。以下结合附图和具体实施例对本专利技术进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0036]本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片晶圆的堆叠方法，其特征在于，包括：提供待处理晶圆，所述待处理晶圆包括衬底、位于所述衬底上的介质层和嵌设于所述介质层中的金属层；形成键合层，所述键合层覆盖所述介质层；从所述待处理晶圆上拾取待键合的芯片，将所述待键合的芯片排列在静电吸盘上；将所述静电吸盘上排列后的所述芯片作为一个整体与所述待键合的晶圆键合。2.如权利要求1所述的芯片晶圆的堆叠方法，其特征在于，所述待键合的芯片排列在所述静电吸盘上之后，与所述待键合的晶圆键合之前，还包括：等离子体活化所述待键合的晶圆的键合表面和/或排列后的所述芯片的键合表面。3.如权利要求1所述的芯片晶圆的堆叠方法，其特征在于，所述待键合的芯片包括功能和/或尺寸不同的芯片。4.如权利要求1所述的芯片晶圆的堆叠方法，其特征在于，所述待键合的芯片分别从第一待处理晶圆至第N待处理晶圆中拾取，N为≥1的整数；从第一待处理晶圆拾取第一芯片、从第i待处理晶圆拾取第i芯片以及从第N待处理晶圆拾取第N芯片，1＜i＜N；所述第一芯片、所述第二芯片以及所述第N芯片排列组合后构成重构芯片在所述静电吸盘上，所述重构芯片与所述待键合的晶圆上的芯片匹配。5.如权利要求4所述的芯片晶圆的堆叠方法，其特征在于，所述重构芯片在所述静电吸盘上周期分布。6.如权利要求4所述的芯片晶圆的堆叠方法，其特征在于，从所述第一待处理晶圆至所述第N待处理晶圆中的任意一个待处理晶圆上拾取各自的芯片之前均包括：对每个待处理晶圆划片后的键合表面涂覆金属抗氧化剂；将待键合的芯片排列在静电吸盘上之后，执行所述等离子体活化的步骤之前包括：清洁所...

【专利技术属性】
技术研发人员：陈坦林，郭万里，刘天建，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：