共射共基电路和半导体装置制造方法及图纸

本发明专利技术提供了一种具有高的电源抑制比且可以工作于低电压的参考电压电路。该参考电压电路包括偏置电路，构造成使得耗尽型晶体管（３）串联连接到负载电路的电源电压供给端，用于检测流过该负载电路以作为电流源工作的增强型ＭＯＳ晶体管（４）连接到该负载电路，耗尽型ＭＯＳ晶体管（５）串联连接到该晶体管（４），且晶体管（５）的栅极端连接到晶体管（５）的源极端，其中耗尽型晶体管（３）的栅极端连接到耗尽型晶体管（５）的源极端。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，更具体地涉及一种用于减小响应于电源电压波动的输出电压波动的共射共基电路。
技术介绍
为了改善模拟电路的电源抑制比，常规广泛使用的方法是添加共射共基电路。以参考电压电路为例，该参考电压电路用于响应于电源电压波动和温度变化而得到稳定输出电压。传统上，使用了用于参考电压的半导体装置(日本已审专利公开No.Hei 7-74976)的图2所示电路。图2示出了等效电路。在传统参考电压电路中，耗尽型MOS晶体管1的源极端和增强型MOS晶体管2的漏极端串联连接在电源电压供给端101和接地电势100之间，且各个节点和其栅极端连接在一起。该节点用做参考电压输出端102(下文中称为ED型参考电压电路)。在各个晶体管工作于饱和状态的范围内，即使电源电压供给端101的电压波动，参考电压输出端102不受电压波动的影响。然而，实际上，参考电压输出端102的电压受到耗尽型MOS晶体管1的沟道长度调制效应的影响而波动。因此，难以构建具有高的电源抑制比的参考电压电路。为了抑制沟道长度调制效应并将电源电压的波动抑制在短时间内以免影响参考电压，还使用图3所示的电路。在图3所示的参考电压电路中，耗尽型MOS晶体管3设于参考电压电路和电源电压供给端101之间。在耗尽型MOS晶体管3A中，背栅极端用做接地电势，偏置电压供给装置201连接到栅极端。耗尽型MOS晶体管3作为所谓的共射共基电路工作，且工作成使得供给到ED型参考电压电路200的电压不随电源电压供给端101的电压波动而变化。图1的参考电压电路和电子装置(日本专利申请公开No.2003-295957)说明了偏置电压供给装置201的实际结构。图4示出了与图1等效的日本专利申请公开No.2003-295957的电路。该电路为具有两个沟道参考电压输出的参考电压电路。注意ED型参考电压电路200，可以认为，作为共射共基电路工作的耗尽型MOS晶体管3连接到ED型参考电压电路200，且耗尽型MOS晶体管3连接到包括耗尽型MOS晶体管6、增强型MOS晶体管7、和耗尽型MOS晶体管8的偏置电压供给装置201。类似地，可以估定耗尽型MOS晶体管8连接到包括耗尽型MOS晶体管1、增强型MOS晶体管2、和耗尽型MOS晶体管3的偏置电压供给装置。近年来，由于移动装置广泛地可获得，且出于其他原因，对于实现使用相同容量的电池可以工作更长时间的低功耗电路的需求正在增长。随同上述情形，具有与传统参考电压电路相当或者更优性能且可以工作于更低电压的参考电压电路是优选的。在图4所示电路中，当所有晶体管的背栅极端处于接地电势时，考虑不会观察到电源抑制比退化的情形下的最低工作电压。为此，要求形成电路的所有晶体管执行饱和工作。这种情况下，当两个ED型参考电压电路的特性相同时，耗尽型MOS晶体管3和8的栅极-源极电压都变为零，且都作为共射共基电路工作的耗尽型MOS晶体管3和8的特性分别相同。因此，最低工作电压VDD(min)表达为如下方程VDD(min)＝Vref+|VT2(VSB2＝Vref)|+|VT3(VSB3＝Vref+|VT2(VSB2＝Vref)|)|，... (方程1)其中Vref为参考电压输出端102的输出电压，VT2(VSB2＝Vref)为当源极-背栅极电压为Vref时增强型MOS晶体管2的阈值电压，VT3(VSB3＝Vref+|VT2(VSB2＝Vref)|)为当源极-背栅极电压为Vref+|VT2(VSB2＝Vref)|时MOS晶体管3的阈值电压。当电源电压低于方程1中表达的VDD(min)时，工作为共射共基电路的耗尽型MOS晶体管3和8工作于不饱和状态，因此输出电阻变小且电源抑制比显著退化。
技术实现思路
为了解决上述问题而实施本专利技术，本专利技术的目标是提供一种参考电压电路以及用在更低工作电压下具有相当于或者优于传统电路的电源抑制比的共射共基电路的电子装置。为了获得上述目标，根据本专利技术的一个方面，参考电压电路包括偏置电压供给装置，其可以将低于栅极电势的电压供给到工作为共射共基电路的N沟道耗尽型MOS晶体管的源极电势，或者可以将高于栅极电势的电压供给到工作为共射共基电路的P沟道耗尽型MOS晶体管的源极电势。通过使晶体管饱和工作所需的最低电压的绝对值变小，参考电压电路的最低工作电压可以降低而不退化电源抑制比。此外，根据本专利技术采用了一种结构，其中控制电流源检测流过作为该共射共基电路的负载工作的电路的电流，且该控制电流源的电流用于确定该共射共基电路的偏置电压，因此由于该过程变化引起的偏置电压波动得到抑制。与传统电路相比，根据本专利技术的参考电压电路可以工作于更低的电源电压而不退化电源抑制比。附图说明在附图中图1为示出了使用根据本专利技术的共射共基电路的半导体装置的第一实施例的电路图；图2示出了传统参考电压电路的结构的示例；图3示出了另一个传统参考电压电路的结构的示例；图4示出了又一个传统参考电压电路的结构的示例；图5为示出了使用根据本专利技术的共射共基电路的半导体装置的第一实施例的电路图；图6为示出了使用根据本专利技术的共射共基电路的半导体装置的第二实施例的电路图；以及图7为示出了使用根据本专利技术的共射共基电路的半导体装置的第三实施例的电路图。具体实施例方式(实施例1)图1为示出了使用根据本专利技术的共射共基电路的半导体装置的第一实施例的电路图。N沟道耗尽型晶体管1和N沟道增强型MOS晶体管2形成ED型参考电压电路200。工作为共射共基电路的N沟道耗尽型晶体管3串联连接到ED型参考电压电路200。作为控制电流源的N沟道增强型MOS晶体管4并联连接N沟道增强型MOS晶体管2。栅极端和源极端相互连接的N沟道耗尽型MOS晶体管5串联连接N沟道增强型MOS晶体管4。此外，N沟道耗尽型MOS晶体管5的源极端连接到N沟道耗尽型晶体管3的栅极端。N沟道增强型MOS晶体管4和N沟道耗尽型MOS晶体管5形成偏置电压供给装置201，用于将恒定的偏置电压供给到作为共射共基电路工作的N沟道耗尽型晶体管3。在上述电路中，当N沟道增强型MOS晶体管2和4的特性和跨导系数以及N沟道耗尽型MOS晶体管3和5的特性和跨导系数相同时，各个耗尽型晶体管的源极-背栅极电压-漏极电流特性相同，且各个耗尽型晶体管的漏极电流相同，且因此各个耗尽型晶体管的源极电势相同。这里，例如通过固定长度L并使宽度W更大，使N沟道增强型MOS晶体管4的跨导系数大于N沟道增强型MOS晶体管2的跨导系数，则可以使MOS晶体管5的源极电势低于N沟道耗尽型MOS晶体管3的源极电势。具体而言，通过使N沟道耗尽型MOS晶体管5的跨导系数小于N沟道耗尽型MOS晶体管3的跨导系数，则可以使N沟道耗尽型MOS晶体管5的源极电势低于N沟道耗尽型MOS晶体管3的源极电势。备选地，通过同时实施上述两个方面，则可以使N沟道耗尽型MOS晶体管5的源极电势低于N沟道耗尽型MOS晶体管3的源极电势。在如上所述结构中，最低工作电压VDD(min)表达为如下方程VDD(min)＝Vref+|VT2(VSB2＝Vref)|+|VT3(VSB3＝Vref+|VT2(VSB2＝Vref)|)|+Vgs3，... (方程2)其中Vref为参考电压输出端102的输出电压，VT2(VSB2＝Vref)为当源极-本文档来自技高网...

【技术保护点】
一种共射共基电路，包括：　　　　第一Ｎ沟道耗尽型ＭＯＳ晶体管，源极和栅极相互连接；　　　　第二Ｎ沟道耗尽型ＭＯＳ晶体管，栅极连接到所述第一Ｎ沟道耗尽型ＭＯＳ晶体管的栅极，用于将功率供给到连接到所述第二Ｎ沟道耗尽型ＭＯＳ晶体管的源极的负载电路；以及　　　　控制电流源，连接到所述第一Ｎ沟道耗尽型ＭＯＳ晶体管的源极，所述控制电流源受到通过所述负载电路的电流控制，　　　　其中，所述第一Ｎ沟道耗尽型ＭＯＳ晶体管的漏极－源极电压设置为高于阈值电压，所述衬底电势设置为低于所述第一Ｎ沟道耗尽型ＭＯＳ晶体管的源极电势，且　　　　所述第二Ｎ沟道耗尽型ＭＯＳ晶体管的漏极－源极电压设置为高于阈值电压，所述衬底电势设置为低于所述第二Ｎ沟道耗尽型ＭＯＳ晶体管的源极电势。

【技术特征摘要】
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【专利技术属性】
技术研发人员：井村多加志，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]