本公开涉及一种具有超结结构的半导体器件，其特征是：半导体器件形成在半导体基板上，半导体基板包括：衬底；位于衬底上方的第一导电类型的外延层；多个第二导电类型的第一柱体，第一柱体沿着电流流通的方向在第一导电类型外延层内延伸，在第一柱体两侧的外延层中形成具有第一导电类型的第二柱体，第一柱体与第二柱体形成PN柱对，多组PN柱体对交替连接设置，在半导体基板内形成超结结构；多个第二导电类型的第一注入区，设置在第一柱体的正下方，多个栅极结构，每个栅极结构包括多晶硅栅极和位于其下方的栅极绝缘层，多晶硅栅极中间断开，分割为两个部分，并且多晶栅极总的横向长度大于沟道区的横向长度。长度大于沟道区的横向长度。长度大于沟道区的横向长度。
【技术实现步骤摘要】
一种具有超结结构的半导体器件
[0001]本技术涉及一种半导体器件及其制造方法，尤其是一种具有超结结构的半导体器件及其制造方法，属于半导体器件的
技术介绍
[0002]在功率半导体器件领域，器件的功率密度和导通电阻是衡量产品性能最重要的指标之一。功率密度越大不仅可以降低芯片成本还能减小寄生电容和实现小型化封装。
[0003]一种公知的半导体结构—超结结构(Super Junction)被广泛应用于半导体功率器件当中，具有高耐压和低导通电阻的特性。超结结构形成与器件的漂移层内。该漂移层包括N导电类型柱(N柱)和P导电类型柱(P柱)，N柱和P柱交替邻接设置而形成多组P
‑
N柱对形成超结结构。
[0004]本技术通过调整减小多晶栅极的覆盖区域减小了寄生的密勒电容，同时在两个P阱之间的中间设置N注入区有效降低了器件的导通电阻，另外在P型柱体的下方设置不同注入的P型注入区，调整其浓度可以有效提高器件的阻断电压。
技术实现思路
[0005]本公开的特定实施例包括一种具有超结结构的半导体器件，其特征是：所述半导体器件形成在半导体基板上，所述半导体基板包括元胞区和终端区，所述元胞区位于半导体基板的中心区域，在所述元胞区内形成MOS结构，所述终端区位于半导体基板的外围区域并环绕所述元胞区；所述半导体基板包括：衬底；位于衬底上方的第一导电类型的外延层；多个第二导电类型的第一柱体，所述第一柱体沿着电流流通的方向在第一导电类型外延层内延伸，且所述第一柱体延伸的深度小于所述外延层的厚度，在垂直于电流流通的方向上，在所述第一柱体两侧的所述外延层中形成具有第一导电类型的第二柱体，在所述具有第二导电类型的第一柱体与具有第一导电类型的第二柱体形成PN柱对，多组PN柱体对交替连接设置，在半导体基板内形成超结结构；多个第二导电类型的第一注入区，设置在所述第二导电类型的第一柱体的正下方，所述注入区通过多次不同能量注入叠加而成；多个第二导电类型的第一阱区，设置在所述第二导电类型的第一柱体的正上方设置，第一阱区的注入窗口大小不小于柱体区的窗口大小；多个第一导电类型的第二阱区，分别形成在所述多个第二导电类型的第一阱区内；多个第一导电类型的第二注入区，设置在相邻的两个所述第二导电类型的第一阱区之间，所述第二注入区的掺杂浓度高于所述外延层的掺杂浓度，并且所述第二注入区在横向方向上与相邻的第一阱区间隔开；多个栅极结构，每个栅极结构包括多晶硅栅极和位于其下方的栅极绝缘层，所述栅极绝缘层位于沟道区上方，所述多晶硅栅极中间断开，分割为两个部分，并且所述多晶栅极总的横向长度大于所述沟道区的横向长度。
[0006]其中，在所述元胞区内的任意一组PN柱体对的宽度和深度均相同。
[0007]本公开的另一特定实施例包括一种具有超结结构的半导体器件的制造方法，其特
征是，所述制造方法包括：提供具有第一导电类型的半导体基板，所述半导体基板在横向方向上包括元胞区和终端区，且所述半导体基板包括第一导电类型的外延层和第一导电类型的衬底；在所述外延层表面沉积掩模层，通过光罩板图形选择性刻蚀，制作多个深沟槽区域；在每个深沟槽区域底部区域进行多次第二导电类型的杂质注入，以形成第二导电类型的第一注入区；去除所述外延层表面的掩模层；对深沟槽区域进行外延填充工艺，在填充的同时进行第二导电类型的杂质掺杂，形成第二导电类型的第一柱体；进行平坦化工艺，去除所述外延层表面之上的多余填充材料；在所述半导体基板表面进行注入以形成第二导电类型的第一阱区；在所述半导体基板表面进行注入以形成第一导电类型的第二注入区；在所述半导体基板表面制作栅氧化层和多晶硅栅极；在所述半导体基板表面进行注入以在所述第一阱区内形成第一导电类型的第二阱区；在所述半导体基板表面淀积介质层并进行刻蚀，以形成接触孔区域；在所述半导体基板表面淀积金属层并进行刻蚀，以形成金属电极。
[0008]其中，所述第二导电类型的第一阱区中的掺杂浓度不低于所述第二导电类型的柱体中的掺杂浓度。
[0009]其中，所述沟槽区域的深度小于所述外延层的厚度。
[0010]其中，在所述元胞区内的任意一组PN柱体对的宽度和深度均相同。
[0011]其中，在所述元胞区内，所述多晶硅栅极中间断开，分割为两个部分，并且所述多晶栅极总的横向长度大于位于所述栅极绝缘层下方的沟道区的横向长度。
[0012]提供本公开内容以简化形式介绍一些概念，这些概念将在下面的具体实施例中进一步描述。本公开内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于帮助确定所要求保护的主题的范围。
附图说明
[0013]下面参考附图详细描述本技术，其中：
[0014]图1示出了根据本公开的实施例的具有超结结构的半导体器件的元胞区剖面图。
[0015]图2示出了根据本公开的实施例的具有超结结构的半导体器件的元胞区俯视图。
[0016]图3至11示出了制造根据本公开的实施例的具有超结结构的半导体器件的各步骤的剖面图。
具体实施方式
[0017]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0018]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0019]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向
中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0020]本公开可以各种形式呈现，以下将描述其中一些示例。
[0021]根据本公开实施例的半导体器件(例如，具有超结结构的半导体器件)可以形成在半导体基板上，所述半导体基板在横向方向(平行于基板的表面的方向)上可以划分为元胞区和终端区。所述元胞区位于半导体基板的中心区域，在所述元胞区内形成MOS结构，所述终端区位于半导体基板的外围区域并环绕所述元胞区。如图1所示，在元胞区，所述半导体基板包括：衬底1，衬底1为第一导电类型；位于衬底上方的第一导电类型的外延层2，所述第一导电类型例如是N型，所述外延层 2的掺杂浓度不高于衬底1的掺杂浓度；多个第二导电类型的第一柱体4，所述第二导电类型例如是P型，所述多个第二导电类型的第一柱体4位于所述第一导电类型的外延层内，所述第二导电类型的第一柱体4和外延层中的对应第一导电类型的第二柱体形成多组PN柱对，在半导体基板内形成超结结构，所述第二柱体的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种具有超结结构的半导体器件，其特征是：所述半导体器件形成在半导体基板上，所述半导体基板包括元胞区和终端区，所述元胞区位于半导体基板的中心区域，在所述元胞区内形成MOS结构，所述终端区位于半导体基板的外围区域并环绕所述元胞区；所述半导体基板包括：衬底；位于衬底上方的第一导电类型的外延层；多个第二导电类型的第一柱体，所述第一柱体沿着电流流通的方向在第一导电类型外延层内延伸，且所述第一柱体延伸的深度小于所述外延层的厚度，在垂直于电流流通的方向上，在所述第一柱体两侧的所述外延层中形成具有第一导电类型的第二柱体，在所述具有第二导电类型的第一柱体与具有第一导电类型的第二柱体形成PN柱对，多组PN柱体对交替连接设置，在半导体基板内形成超结结构；多个第二导电类型的第一注入区，设置在所述第二导电类型的第一柱体的正下方，所述注入区可...
【专利技术属性】
技术研发人员：尹玉春，
申请(专利权)人：上海昱率科技有限公司，
类型：新型
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。