在本揭示文件的一些态样中，揭示一种记忆体装置、一种记忆体系统以及一种记忆体装置的操作方法。在一些态样中，记忆体装置包含第一电压调节器，用于接收提供至记忆体阵列的字元线电压；耦接至第一电压调节器以提供抑制电压至记忆体阵列的电阻器网络，其中电阻器网络包含多个电阻器，且其中电阻器中的各者串联并耦接至多个电阻器中的相邻者；及包含多个开关的开关网络，其中开关中的各者耦接至多个电阻器中的相应者且透过第二电压调节器耦接至记忆体阵列。体阵列。体阵列。
【技术实现步骤摘要】
记忆体装置、记忆体系统以及记忆体装置的操作方法
[0001]本揭示文件是关于一种记忆体装置、一种记忆体系统以及一种记忆体装置的操作方法，特别是关于一种具有用于调节抑制电压的电压调节器的记忆体装置、记忆体系统以及记忆体装置的操作方法。
技术介绍
[0002]电阻式随机存取记忆体(Resistive Random Access Memory，RRAM)为一种非挥发性(Non
‑
volatile，NV)随机存取记忆体(Random Access Memory，RAM)，通过改变材料上的电阻来实现。此材料可以包含介电固态材料，但电阻式随机存取记忆体可以使用广泛的材料。这种材料可以称为忆阻器。
技术实现思路
[0003]本揭示文件提供一种记忆体装置。记忆体装置包含第一电压调节器、电阻器网络以及开关网络。第一电压调节器用于接收提供至记忆体阵列的字元线电压。电阻器网络耦接至第一电压调节器以提供抑制电压至记忆体阵列，其中电阻器网络包含多个电阻器，且其中电阻器中的各者串联耦接至多个电阻器中的相邻者。开关网络包含多个开关，其中开关中的各者耦接至多个电阻器中的相应者，且透过第二电压调节器耦接至记忆体阵列。
[0004]本揭示文件提供一种记忆体系统。记忆体系统包含记忆体阵列、追踪电路以及电压调节器。追踪电路用于接收提供至记忆体阵列的字元线电压，且提供抑制电压以使记忆体阵列的多个未选择记忆体单元偏压。电压调节器用于接收抑制电压且提供经过滤波的抑制电压至多个未选择记忆体单元。
[0005]本揭示文件提供一种记忆体装置的操作方法。记忆体装置的操作方法包含经由耦接至记忆体单元子集的字元线接收字元线电压；以及经由记忆体单元子集的未选择记忆体单元的位元线以及选择线接收以固定差量偏压于字元线电压的抑制电压。
附图说明
[0006]本揭示文件的态样在与随附附图一起研读时，能从以下详细描述内容中得到最佳的理解。应注意，根据工业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可以为了论述清楚而经任意地增大或减小。
[0007]图1为根据一些实施例所绘示的记忆体系统的方块图；
[0008]图2为根据一些实施例所绘示的程序化一或多个记忆体单元的时序图；
[0009]图3为根据一些实施例所绘示的图1的追踪电路的电路图；
[0010]图4为根据一些实施例所绘示的图3的追踪电路的增益图；
[0011]图5为根据一些实施例所绘示的图1的追踪电路的另一电路图；
[0012]图6为根据一些实施例所绘示的图5的追踪电路的增益图；
[0013]图7为根据一些实施例所绘示的图1的追踪电路的另一电路图；
[0014]图8为根据一些实施例所绘示的图7的追踪电路的增益图；
[0015]图9为根据一些实施例所绘示的程序化一或多个记忆体单元的时序图；
[0016]图10为根据本揭示文件的一些实施例所绘示的记忆体装置的操作方法的流程图；以及
[0017]图11为根据本揭示文件的各个实施例所绘示的记忆体系统的配置的方块图。
[0018]【符号说明】
[0019]100:记忆体系统
[0020]102:记忆体阵列
[0021]102A～102D:子集
[0022]102A1:记忆体单元
[0023]104:电压写入字元线电路
[0024]106:追踪电路
[0025]108:抑制电压调节器
[0026]110:开关网络
[0027]112:字元线解码器
[0028]200:时序图
[0029]302:电压调节器
[0030]304:电阻器网络
[0031]306:开关网络
[0032]308:放大器
[0033]400:增益图
[0034]502:电流镜
[0035]600:增益图
[0036]702:电流镜
[0037]704:电压调节器
[0038]706:参考记忆体阵列
[0039]708:放大器
[0040]800:增益图
[0041]1000:方法
[0042]1002～1012:操作
[0043]1100:记忆体系统
[0044]1110:记忆体控制器
[0045]1111:随机存取记忆体
[0046]1112:中央处理单元
[0047]1113:主机接口
[0048]1114:错误更正码
[0049]1115:记忆体接口
[0050]1120:非挥发性记忆体装置
[0051]BL0,BL1,BL[0]～BL[J
‑
1]:位元线
[0052]DLT1～DLT3:电压差
[0053]Ibias,Ibias1,Ibias2:偏压电流
[0054]ileak:漏电流
[0055]M0:选择晶体管
[0056]MCM1～MCM4:晶体管
[0057]MWWL2:晶体管
[0058]R0,R[1]～R[N]:电阻器
[0059]SL0,SL[0]～SL[J/2
‑
1]:选择线
[0060]SW[1]～SW[M],SW1[1]～SW1[N]:开关
[0061]t0～t7:时间
[0062]V_BL0,V_BL1,V_SL:信号
[0063]VCH,VDIO,VE:电压
[0064]VIHBT:抑制电压
[0065]VIHBT LDO:抑制电压调节器
[0066]VIHBT1～VIHBT3:抑制电压
[0067]VIHBT_DETECT:电压
[0068]VIHBT_REG:调节抑制电压
[0069]VLOW:电压
[0070]VWWL:字元线电压
[0071]VWWL1～VWWL3:字元线电压
[0072]VWWL_REG:调节字元线电压
[0073]VWWL_VAL[K:0]:字元线信号
[0074]VX[1]～VX[N
‑
1]:电压
[0075]WL[0]～WL[I
‑
1],WL[0]～WL[X]:字元线
[0076]WLD:字元线解码器
具体实施方式
[0077]以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本案。当然地，这些仅为实例且不欲为限制性。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包含第一及第二特征直接接触地形成的实施例，且亦可包含额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本案可在各实例中重复元件符号及/或字母。此重复出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种记忆体装置，其特征在于，包含：一第一电压调节器，用于接收提供至一记忆体阵列的一字元线电压；一电阻器网络，耦接至该第一电压调节器，以提供一抑制电压至该记忆体阵列，其中该电阻器网络包含多个电阻器，且所述多个电阻器中的各者串联并耦接至所述多个电阻器中的一相邻者；以及一开关网络，包含多个开关，其中所述多个开关中的各者耦接至所述多个电阻器中的一相应者，且所述多个开关中的各者透过一第二电压调节器耦接至该记忆体阵列。2.根据权利要求1所述的记忆体装置，其特征在于，该电阻器网络耦接至一电流镜以接收一偏压电流。3.根据权利要求2所述的记忆体装置，其特征在于，该电流镜耦接至多个记忆体单元，且该偏压电流至少取决于所述多个记忆体单元的一漏电流。4.根据权利要求3所述的记忆体装置，其特征在于，一第三电压调节器耦接于该电流镜与所述多个记忆体单元之间，且该第三电压调节器将所述多个记忆体单元中的至少一位元线以及一选择线偏压。5.一种记忆体系统，其特征在于，包含：一记忆体阵列；一追踪电路，以接收提供至该记忆体阵列的一字元线电压，且提供一抑制电压以将该记忆体阵列的多个未选择记忆体单元偏压；以及一电压调节器，以接收该抑制电压且提供一调节抑制电...
【专利技术属性】
技术研发人员：林钲峻，苏晋毅，曾珮玲，邹宗成，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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