一种节约芯片管脚的调试电路及调试方法技术

本发明专利技术提出了一种节约芯片管脚的调试电路及调试方法，所述调试电路包括选择电路、判断比较电路、译码器电路，首先在芯片的一个管脚外部连接一个选择电路，内部连接一个判断比较电路和译码器电路，然后通过选择电路将电源电压信号分为N个档位电压信号，并选择某一档位的档位电压信号输出给判断比较电路，判断比较电路将接收到的电压信号输出为N

【技术实现步骤摘要】
一种节约芯片管脚的调试电路及调试方法


[0001]本专利技术涉及集成电路的封装、测试和芯片内部电路设计领域，具体地说，涉及一种节约芯片管脚的调试电路及调试方法。

技术介绍

[0002]在芯片研发过程中，对封装后的芯片进行功能测试、调试是非常重要的一个环节。在芯片设计环节，由于仿真模型和实际测试结果会有偏差，就需要在芯片在完成晶元加工、封装后进行实物测试的时候，对某些参数进行调整，以获取更优的性能。
[0003]对于没有寄存器控制的芯片，就不能通过软件的方式来进行调试参数，只能借用芯片的管脚。通过芯片管脚在测试板上的高低电平状态，进入到某种调试模式。这会导致占用芯片宝贵的管脚资源。调试模式种类越多，就需要越多的调试管脚，必然会导致芯片的封装尺寸就要大些。通常，芯片的应用环境要求高度集成化，即在小的空间内，容纳更多的芯片、电阻、电容、电感、三极管等器件。这就对芯片的封装尺寸提出了要求，即尽可能的小尺寸。
[0004]一颗QFN28管脚的待测芯片在进行芯片调试的时候，通常会在测试电路板上，对专用调试管脚进行拉高或者拉低。每个管脚可实现“0”和“1”两种状态。定义高电平为状态“1”，低电平为状态“0”。如果有8种调试模式，就会占用到3个芯片管脚，更多的调试模式，需要更多的芯片管脚，传统的调试方法只能实现使用N个调试管脚，获得2
N
种调试模式。

技术实现思路

[0005]本专利技术针对现有技术中的上述进行芯片回片测试时占用芯片管脚过多，封装尺寸大的问题，提出了一种节约芯片管脚的调试电路及调试方法，通过在芯片的一个管脚外部连接一个选择电路，内部连接一个判断比较电路和译码器电路，通过选择电路将电源电压信号分为N个档位电压信号，并选择某一档位的档位电压信号输出给判断比较电路，判断比较电路将接收到的电压信号输出为N
‑
1个比较电压信号输出给译码器电路，译码器电路将接收到的N
‑
1个比较电压信号输出为N个模拟电压信号，实现了使用一个管脚实现N种调试模式，减小了芯片的封装尺寸，并根据调试模式对电路中参数进行优化，寻求到最优的配置，使芯片获得最佳性能。
[0006]本专利技术具体实现内容如下：本专利技术一种节约芯片管脚的调试电路，包括能够同时与待测芯片的一个调试管脚连接的选择电路、判断比较电路、译码器电路；所述选择电路作为外部电路，且所述选择电路的输入端与电源端连接；所述判断比较电路、译码器电路作为内部电路；电源端的输入电压信号依次通过选择电路、判断比较电路、译码器电路输出模式选择信号。
[0007]为了更好地实现本专利技术，进一步地，所述选择电路包括相互并联的N个片外开关和
相互串联的N
‑
1个片外电阻；且N个片外开关的控制端分别连接在N
‑
1个片外电阻的N个连接端；N
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1个片外电阻将电源端的输入电压信号分为N个档位的档位电压信号，同时间状态下N个片外开关最多有一个片外开关闭合，向待测芯片的调试管脚输出与闭合的片外开关对应档位的档位电压信号。
[0008]为了更好地实现本专利技术，进一步地，所述判断比较电路包括相互并联的N
‑
1个电压比较器和相互串联的2*(N
‑
1)个串联电阻；且N
‑
1个电压比较器中的每两个相邻的比较器的负输入端之间搭接所述2*(N
‑
1)个串联设置的电阻中的两个相邻电阻；2*(N
‑
1)个电阻将电源端输入的电压信号分为N
‑
1个档位的参考电压信号，向N
‑
1个电压比较器的负输入端输出N
‑
1个档位的参考电压信号；所述N
‑
1个电压比较器的正输入端均与待测芯片的调试管脚连接，接收闭合的片外开关对应档位的电平信号，输出端与译码器电路的输入端连接，向译码器电路输出N
‑
1个比较电压信号。
[0009]为了更好地实现本专利技术，进一步地，所述译码器电路包括相互并联的N个输入与门和两两串联的N组反相器；所述N组两两串联的反相器的输入端与所述N
‑
1个电压比较器的输出端连接，接收N
‑
1个比较电压信号，输出端与N个输入与门的输入端连接，输出N
‑
1个比较电压信号；所述N个输入与门的输入端接收N
‑
1个比较电压信号，输出端输出N个模式选择信号。
[0010]为了更好地实现本专利技术，进一步地，所述判断比较电路的N
‑
1个相互并联的电压比较器的负输入端和正输入端前均连接有低通滤波器。
[0011]基于上述提出的一种节约芯片管脚的调试电路，还提出一种节约芯片管脚的调试方法，为了更好地实现本专利技术，进一步地，在待测芯片的调试管脚的外部连接选择电路，在待测芯片的同一调试管脚的内部连接判断比较电路、译码器电路；所述选择电路的输入端与电源端连接接收电源电压信号，输出端输出档位电压信号；所述判断比较电路的输入端与选择电路的输出端连接接收档位电压信号，输出端输出比较电压信号；所述译码器电路的输入端与判断比较电路的输出端连接接收比较电压信号，输出端输出模式选择信号。
[0012]为了更好地实现本专利技术，进一步地，在选择电路中设置N
‑
1个电阻将接收到的电源电压信号分成N个档位的档位电压信号输出给判断比较电路；在选择电路中设置N个开关，且在每两个相邻开关之间搭接一个电阻，闭合N个开关中的一个开关，将闭合的开关对应的档位的档位电压信号输出给判断比较电路。
[0013]为了更好地实现本专利技术，进一步地，在判断比较电路中设置N
‑
1个并联的电压比较器，在N
‑
1个电压比较器的负输入端设置相互串联的2*(N
‑
1)个电阻；所述2*(N
‑
1)个相互串联的电阻的输入端接收电源电压信号与电源端连接，输出端与地连接，且在N
‑
1个电压比较器的每两个相邻的比较器的负输入端之间搭接2*(N
‑
1)个电阻中的两个串联的电阻将接收到的电源电压信号分成N
‑
1个档位的参考电压信号输出给
N
‑
1个电压比较器的负输入端；N
‑
1个电压比较器的正输入端与选择电路的输出端连接，正输入端接收N个档位电压信号，输出端输出N
‑
1个比较电压信号。
[0014]为了更好地实现本专利技术，进一步地，在译码器电路中设置2N个反相器和N个并联的输入与门；所述比较器为N组两两串联的反相器；2N个反相器将接收到的N
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1个比较电压信号经过2N个反相器隔离输出N
‑
1个比较电压信号；在2N个反相器的输出端设置N个并联的输入与门；N个输入与门将接收到的N
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1个比较电压信号，输出为N个模式选择信号。
[0015]为了更好地实现本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种节约芯片管脚的调试电路，其特征在于，包括能够同时与待测芯片的一个调试管脚连接的选择电路、判断比较电路、译码器电路；所述选择电路作为外部电路，且所述选择电路的输入端与电源端连接；所述判断比较电路、译码器电路作为内部电路；电源端的输入电压信号依次通过选择电路、判断比较电路、译码器电路输出模式选择信号。2.如权利要求1所述的一种节约芯片管脚的调试电路，其特征在于，所述选择电路包括相互并联的N个片外开关和相互串联的N
‑
1个片外电阻；且N个片外开关的控制端分别连接在N
‑
1个片外电阻的N个连接端；N
‑
1个片外电阻将电源端的输入电压信号分为N个档位的档位电压信号，同时间状态下N个片外开关最多有一个片外开关闭合，向待测芯片的调试管脚输出与闭合的片外开关对应档位的档位电压信号。3.如权利要求2所述的一种节约芯片管脚的调试电路，其特征在于，所述判断比较电路包括相互并联的N
‑
1个电压比较器和相互串联的2*(N
‑
1)个串联电阻；且N
‑
1个电压比较器中的每两个相邻的比较器的负输入端之间搭接所述2*(N
‑
1)个串联电阻中的两个相邻电阻；2*(N
‑
1)个串联电阻将电源端输入的电压信号分为N
‑
1个档位的参考电压信号，向N
‑
1个电压比较器的负输入端输出N
‑
1个档位的参考电压信号；所述N
‑
1个电压比较器的正输入端与待测芯片的调试管脚连接，接收闭合的片外开关对应档位的档位电压信号，输出端与译码器电路的输入端连接，向译码器电路输出N
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1个比较电压信号。4.如权利要求3所述的一种节约芯片管脚的调试电路，其特征在于，所述译码器电路包括相互并联的N个输入与门和两两串联的N组反相器；所述N组反相器的输入端与所述N
‑
1个电压比较器的输出端连接，接收N
‑
1个比较电压信号，输出端输出N
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1个比较电压信号；所述N个输入与门的输入端与N组反相器的输出端连接，接收N
‑
1个比较电压信号，输出端输出N个模式选择信号。5.如权利要求3所述的一种节约芯片管脚的调试电路，其特征在于，所述判断比较电路的N
‑
1个相互并联的电压比较器的负输入端和正输入端前均连接有低通滤波器。6.如权利要求2所述的一种节约芯片管脚的调试电路，其特征在于，所述选择电路中电阻跨接的电源端和接地端与待测芯片的...

【专利技术属性】
技术研发人员：祝晓辉，陶蕤，张鹏，陈盛文，姚静石，
申请(专利权)人：成都明夷电子科技有限公司，
类型：发明
国别省市：