TFT阵列基板及包括其的显示面板制造技术

本发明专利技术提供了一种TFT阵列基板及包括其的显示面板，所述TFT阵列基板包括第一基板和电路层；所述电路层包括第一电极层、绝缘层、第一焊盘层和平坦化层；所述第一电极层包括多个薄膜晶体管的电极；第一焊盘层包括多个第一焊盘；所述第一焊盘通过分别贯穿所述绝缘层的接触孔实现与所述第一电极的电连接；所述绝缘层设置有多个沟槽，每一所述沟槽在所述第一基板上的投影覆盖所述第一焊盘的边缘在所述第一基板上的投影。具有本发明专利技术的TFT阵列基板的显示面板，减少了由于TFT阵列基板中的平坦化层与第一焊盘的高度差而导致电接触失败，极大地改善了电路驱动器件与TFT阵列基板的电连接性能，确保了驱动信号的可靠性，提高了显示面板的良率。的良率。的良率。

【技术实现步骤摘要】
TFT阵列基板及包括其的显示面板


[0001]本专利技术涉及显示面板领域，具体地说，涉及一种TFT阵列基板及包括其的显示面板。

技术介绍

[0002]用于显示器的薄膜晶体管电路可以包括焊盘、缓冲层，绝缘层和平坦化层(Planarization Layers，PLN)等。平坦化层可通过光刻图案化以在金属电极处形成接触孔，可通过光刻图案化在接触孔处形成与下方的金属电极相电连接的焊盘。
[0003]上述焊盘可以通过各向异性导电膜(Anisotropic Conductive Film，ACF)与形成于基板的驱动器IC或柔性印刷电路(FPC)下方的电极相电连接。
[0004]为了使焊盘下方的金属电极不暴露于用于蚀刻其上层的焊盘的蚀刻剂，焊盘覆盖下方的金属电极，此时，需要较厚的平坦化层，由于平坦化层表面的流动性，其可能覆盖焊盘的边缘，使得焊盘的表面相对低于平坦化层的表面，驱动器IC或柔性印刷电路(FPC)下方的电极与焊盘的键合压力可能不会集中在焊盘上，而是会扩散到除焊盘之处的其他区域(平坦化层)，驱动器IC或柔性印刷电路(FPC)下方的电极与焊盘之间的压力不足，可能造成两者之间的接触不良甚至是致命的接触失败。
[0005]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本专利技术的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0006]针对现有技术中的问题，本专利技术的目的在于提供一种TFT阵列基板及包括其的显示面板，TFT阵列基板通过在绝缘层设置沟槽，以使平坦化层不会覆盖第一焊盘，减少平坦化层与第一焊盘的高度差，当此TFT阵列基板用于显示面板，在与电路驱动器件封装时，不会由于平坦化层与焊盘的高度差引起电路驱动器件与TFT阵列基板的电连接性能。
[0007]本专利技术的一些实施例提供了一种TFT阵列基板，包括：
[0008]第一基板和设置于所述第一基板的一侧的电路层；
[0009]所述电路层包括第一电极层、绝缘层、第一焊盘层和平坦化层；
[0010]所述第一电极层包括多个第一电极，设置于所述第一基板的一侧，所述第一电极为薄膜晶体管的电极；
[0011]所述绝缘层设置于所述第一电极层背离所述第一基板的一侧；
[0012]第一焊盘层包括多个第一焊盘，设置于所述绝缘层背离所述第一电极层的一侧；
[0013]所述第一焊盘通过分别贯穿所述绝缘层的接触孔实现与所述第一电极电连接；
[0014]所述平坦化层设置于所述绝缘层背离所述第一电极层的一侧；
[0015]所述绝缘层设置有多个沟槽，每一所述沟槽在所述第一基板上的投影覆盖所述第一焊盘的边缘在所述第一基板上的投影。
[0016]根据本专利技术的一些示例，所述沟槽的深度在50nm至500nm之间。
[0017]根据本专利技术的一些示例，所述沟槽的宽度在1um至500um之间。
[0018]根据本专利技术的一些示例，所述TFT阵列基板还包括多晶硅层，所述多晶硅层包括多个多晶硅膜块；
[0019]所述沟槽在所述第一基板上的投影落入所述多晶硅膜块在所述第一基板的投影。
[0020]根据本专利技术的一些示例，所述多晶硅层的厚度在20nm至100nm之间。
[0021]根据本专利技术的一些示例，所述TFT阵列基板还包括第二电极层，包括多个第二电极；
[0022]所述第二电极层设置于所述第一电极层背离所述第一基板的一侧；
[0023]所述第二电极在所述第一基板上的投影所述第一电极在所述第一基板上的投影重叠；
[0024]所述第一电极、所述第二电极和所述第一焊盘之间相互电连接。
[0025]根据本专利技术的一些示例，所述第二电极层的厚度在200nm至500nm之间。
[0026]根据本专利技术的一些示例，所述TFT阵列基板还包括一功能层，包括多个功能块；
[0027]所述功能块在所述第一基板上的投影所述第一电极在所述第一基板上的投影重叠；
[0028]所述第一焊盘通过分别贯穿所述绝缘层和所述功能块的接触孔实现与所述第一电极的电连接。
[0029]根据本专利技术的一些示例，所述功能层的厚度在200nm至500nm之间。
[0030]本专利技术的另一些实施例还提供了一种显示面板，包括上述所述的TFT阵列基板。
[0031]根据本专利技术的一些示例，所述显示面板还包括电路驱动器件，所述电路驱动器件包括：
[0032]第二基板；
[0033]驱动电路，设置于所述第二基板的一侧；
[0034]第二焊盘层，包括多个第二焊盘，设置于所述第二基板的另一侧，每一所述第二焊盘从所述驱动电路的一电极引出；
[0035]各向异性导电膜层，通过所述各向异性导电膜层封装所述驱动芯片和所述TFT阵列基板。
[0036]本专利技术TFT阵列基板通过在的绝缘层设置沟槽，以使平坦化层不会覆盖第一焊盘，减少平坦化层与用于电连接的第一焊盘的高度差，具有本专利技术的TFT阵列基板的显示面板，减少了由于TFT阵列基板中的平坦化层与第一焊盘的高度差而导致电接触失败，极大地改善了电路驱动器件与TFT阵列基板的电连接性能，确保了驱动信号的可靠性，提高了显示面板的良率。
附图说明
[0037]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理，通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0038]图1为本专利技术一实施例的TFT阵列基板的结构示意图；
[0039]图2为本专利技术又一实施例的TFT阵列基板的结构示意图；
[0040]图3为本专利技术再一实施例的TFT阵列基板的结构示意图；
[0041]图4为本专利技术另一实施例的TFT阵列基板的结构示意图。
[0042]附图标记
[0043]100
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第一基板
[0044]200
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缓冲层
[0045]310
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第一电极层
[0046]320
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第二电极层
[0047]400
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绝缘层
[0048]410
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沟槽
[0049]420
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多晶硅层
[0050]500
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第一焊盘层
[0051]600
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平坦化层
[0052]700
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【技术保护点】

【技术特征摘要】
1.一种TFT阵列基板，其特征在于，包括：第一基板和设置于所述第一基板的一侧的电路层；所述电路层包括第一电极层、绝缘层、第一焊盘层和平坦化层；所述第一电极层包括多个第一电极，设置于所述第一基板的一侧，所述第一电极为薄膜晶体管的电极；所述绝缘层设置于所述第一电极层背离所述第一基板的一侧；第一焊盘层包括多个第一焊盘，设置于所述绝缘层背离所述第一电极层的一侧；所述第一焊盘通过分别贯穿所述绝缘层的接触孔实现与所述第一电极电连接；所述平坦化层设置于所述绝缘层背离所述第一电极层的一侧；所述绝缘层设置有多个沟槽，每一所述沟槽在所述第一基板上的投影覆盖所述第一焊盘的边缘在所述第一基板上的投影。2.根据权利要求1所述的TFT阵列基板，其特征在于，所述沟槽的深度在50nm至500nm之间。3.根据权利要求1所述的TFT阵列基板，其特征在于，所述沟槽的宽度在1um至500um之间。4.根据权利要求1所述的TFT阵列基板，其特征在于，还包括多晶硅层，所述多晶硅层包括多个多晶硅膜块；所述沟槽在所述第一基板上的投影落入所述多晶硅膜块在所述第一基板的投影。5.根据权利要求4所述的TFT阵列基板，其特征在于，所述多晶硅层的厚度在20nm至100nm之间。6.根据权利要求1所述的TFT阵列基板，其特征在于，...

【专利技术属性】
技术研发人员：山下佳大朗，森本佳宏，
申请(专利权)人：上海和辉光电股份有限公司，
类型：发明
国别省市：