存储器阵列制造技术

本发明专利技术提供一种存储器阵列，包括：多个存储单元、多条位线、多条选择管字线和多条选择管字线，其中，所述存储单元构成m行

【技术实现步骤摘要】
存储器阵列


[0001]本申请涉及存储器件
，具体涉及一种存储器阵列。

技术介绍

[0002]请参考图1，图1是一种传统的共源型的两管阵列方式排布的存储器件的结构图，这种存储器件包括：阵列式排布的多个存储单元，每个存储单元均由一存储管和一选择管串联组成。如图1所示，存储单元A1，A2，B1，B2构成2*2阵列，所述不同列的存储单元的位线分别为BL1和BL2，字线可以分为选择管字线(WL)和存储管字线(WLS)，WLS横向将相同行的存储管的栅极连在一起，WL横向将相同行的选择管的栅极连在一起，存储管字线分别为WLS1和WLS2，选择管字线分别为WL1和WL2，所述源端背靠背共接，然后横向用源线SL接出；整个存储阵列共用一个阱区。
[0003]表一
[0004][0005]表一为共源型的两管阵列方式排布的存储器件的操作方式，假设存储单元A1所在行与列分别为选中行与选中列。定义选择管字线上加载的电压为Vwl、所述存储管字线上加载的电压为Vwls、所述位线上加载的电压为Vbl、所述阱区上加载的电压为Vbpw、源线上加载的电压为Vsl。其中，1)擦除和写入采用行操作模式(page模式)，同一行的位数同时被擦除和写入，擦除为0；写入分为写“1”或写“0”，其中，在写入“1”时，BL2上所加载的电压为Vneg；在写入“0”时BL2上所加载的电压为Vp0；2)读取时，选中列BL1上所加载的电压为Vlim；非选中列BL1上所加载的电压为Vgnd；选中行的选择管加载电压为Vpwr、存储管加载电压为Vgnd；非选中行选择管加载电压为Vgnd、存储管加载电压为Vgnd。
[0006]然而，传统的共源型的两管阵列方式排布的存储器件在横向需要设置源线，外围电路设计较为繁杂，并且占用较多的芯片设计面积。

技术实现思路

[0007]本申请提供了一种存储器阵列，可以解决现有的存储器阵列中在横向需要设置源线，导致存储器件占用较多的芯片设计面积、外围电路设计过于繁杂中的至少一个问题。
[0008]一方面，本申请实施例提供了一种存储器阵列，包括：
[0009]多个存储单元，所述存储单元构成m行
×
n列的阵列，各所述存储单元均包括：串联的选择管和存储管；
[0010]多条沿列所在方向间隔排布的位线，其中，同一列的所述存储管的漏极均连接在对应的一所述位线上；
[0011]多条沿行所在方向间隔排布的存储管字线；以及，
[0012]多条沿行所在方向间隔排布的选择管字线，其中，所述存储管字线与所述选择管字线交替排布，同一行的所述存储管的栅极均连接对应的一所述存储管字线，各所述选择管的源极和栅极相连接并且同一行的所述选择管的栅极均连接对应的一所述选择管字线，所有的所述存储单元共用一个阱区；
[0013]通过对所述选择管的栅极连接的所述选择管字线、所述存储管的栅极连接的所述存储管字线和所述存储管的漏极连接的所述位线施加一定的电压实现对所述存储位单元的擦除、编程和读取。
[0014]可选的，在所述存储器阵列中，定义所述选择管字线上加载的电压为Vwl、所述存储管字线上加载的电压为Vwls、所述位线上加载的电压为Vbl、所述阱区上加载的电压为Vbpw；
[0015]定义Vpos为第一正电压、Vneg为负电压、Vpwr为所述选择管的开启电压、Vgnd为地位电压、Vp0为第二正电压；
[0016]擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的Vwl均为Vpwr；选中行的所述存储管的栅极连接的Vwls为Vneg；非选中行的所述存储管的栅极连接的Vwls为Vpos；所有列的所述存储管的漏极连接的Vbl均为Vpos；阱区上加载的电压Vbpw为Vpos；
[0017]编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的Vwl均为Vneg；选中行的所述存储管的栅极连接的Vwls为Vpos；非选中行的所述存储管的栅极连接的Vwls为Vneg；同一列的所述存储管的漏极连接的Vbl为Vneg阱区上加载的电压Vbpw为Vneg；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的Vwl均为Vneg；选中行的所述存储管的栅极连接的Vwls为Vpos；非选中行的所述存储管的栅极连接的Vwls为Vneg；同一列的所述存储管的漏极连接的Vbl为Vp0；阱区上加载的电压Vbpw为Vneg；
[0018]读取操作时，选中行的所述选择管的栅极连接的Vwl为Vpwr；非选中行的所述选择管的栅极连接的Vwl为Vgnd；选中行和非选中行的所述存储管的栅极连接的Vwls均为Vgnd；选中列和非选中列的所述存储管的漏极连接的Vbl均为Vgnd；阱区上加载的电压Vbpw为Vgnd。
[0019]可选的，在所述存储器阵列中，Vp0的数值小于Vpos以使完成写入“0”操作后的所述存储管的存储状态不变。
[0020]可选的，在所述存储器阵列中，Vpos为4V～12V；Vneg为
‑
8V～
‑
2V；Vpwr为0V～3V。
[0021]可选的，在所述存储器阵列中，Vpos为7V；Vneg为
‑
4V；Vpwr为2V；Vp0为1.6V。
[0022]可选的，在所述存储器阵列中，擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的Vwl均为2V；选中行的所述存储管的栅极连接的Vwls为
‑
4V；非选中行的所述存储管的栅极连接的Vwls为7V；所有列的所述存储管的漏极连接的Vbl均为7V；阱区上加载的电压Vbpw为7V；
[0023]编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的Vwl均为
‑
4V；选中行的所述存储管的栅极连接的Vwls为7V；非选中行的所述存储管的栅极连接的Vwls为
‑
4V；同一列的所述存储管的漏极连接的Vbl为
‑
4V；阱区上加载的电压Vbpw为
‑
4V；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的Vwl均为
‑
4V；选中行的所述存储管的栅极连接的Vwls为7V；非选中行的所述存储管的栅极连接的Vwls为
‑
4V；同一列的所述存储管的漏极连接的Vbl为1.6V；阱区上加载的电压Vbpw为
‑
4V；
[0024]读取操作时，选中行的所述选择管的栅极连接的Vwl为2V；非选中行的所述选择管的栅极连接的Vwl为0V；选中行和非选中行的所述存储管的栅极连接的Vwls均为0V；选中列和非选中列的所述存储管的漏极连接的Vbl均为0V；阱区上加载的电压Vbpw为0V。
[0025]本申请技术方案，至少包括如下优点：
[0026]本申请通过将选择管和存储管背靠背相邻设置，比传统的两管(选择管和存储管)分离结构的SO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器阵列，其特征在于，包括：多个存储单元，所述存储单元构成m行
×
n列的阵列，各所述存储单元均包括：串联的选择管和存储管；多条沿列所在方向间隔排布的位线，其中，同一列的所述存储管的漏极均连接在对应的一所述位线上；多条沿行所在方向间隔排布的存储管字线；以及，多条沿行所在方向间隔排布的选择管字线，其中，所述存储管字线与所述选择管字线交替排布，同一行的所述存储管的栅极均连接对应的一所述存储管字线，各所述选择管的源极和栅极相连接并且同一行的所述选择管的栅极均连接对应的一所述选择管字线，所有的所述存储单元共用一个阱区；通过对所述选择管的栅极连接的所述选择管字线、所述存储管的栅极连接的所述存储管字线和所述存储管的漏极连接的所述位线施加一定的电压实现对所述存储位单元的擦除、编程和读取。2.根据权利要求1所述的存储器阵列，其特征在于，定义所述选择管字线上加载的电压为Vwl、所述存储管字线上加载的电压为Vwls、所述位线上加载的电压为Vbl、所述阱区上加载的电压为Vbpw；定义Vpos为第一正电压、Vneg为负电压、Vpwr为所述选择管的开启电压、Vgnd为地位电压、Vp0为第二正电压；擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的Vwl均为Vpwr；选中行的所述存储管的栅极连接的Vwls为Vneg；非选中行的所述存储管的栅极连接的Vwls为Vpos；所有列的所述存储管的漏极连接的Vbl均为Vpos；阱区上加载的电压Vbpw为Vpos；编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的Vwl均为Vneg；选中行的所述存储管的栅极连接的Vwls为Vpos；非选中行的所述存储管的栅极连接的Vwls为Vneg；同一列的所述存储管的漏极连接的Vbl为Vneg阱区上加载的电压Vbpw为Vneg；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的Vwl均为Vneg；选中行的所述存储管的栅极连接的Vwls为Vpos；非选中行的所述存储管的栅极连接的Vwls为Vneg；同一列的所述存储管的漏极连接的Vbl为Vp0；阱区上加载的电压Vbpw为Vneg；读取操作时，选中行的所述选择管的栅极连接的Vwl为Vpwr；非选中行的所述选择管的栅极连接的Vwl为Vgnd；...

【专利技术属性】
技术研发人员：王宁，张可钢，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：