数据处理装置、方法、神经网络处理器、芯片及电子设备制造方法及图纸

本申请实施例公开了一种数据处理装置、方法、神经网络处理器、芯片及电子设备，该装置包括：控制单元；以及M级逻辑单元，M取大于1的整数，所述M级逻辑单元层叠设置，所述M级逻辑单元中的第一级逻辑单元与所述控制单元相连；其中，每一级逻辑单元内部设置有贯穿通道，以实现第M级逻辑单元往所述控制单元的数据传输的传输通道。如此，第M级逻辑单元通过在逻辑单元内部形成的传输通道向控制单元传输数据，无需设置多余的沟道区域，从而减少了处理装置尺寸，且这种传输通道的长度小于现有沟道长度，能否减少路径时延，降低数据处理装置功耗。降低数据处理装置功耗。降低数据处理装置功耗。

【技术实现步骤摘要】
数据处理装置、方法、神经网络处理器、芯片及电子设备


[0001]本申请涉及电子信息技术，尤其涉及一种数据处理装置、方法、神经网络处理器、芯片及电子设备。

技术介绍

[0002]近年来人工智能(Artificial Intelligence，AI)技术应用范围日益扩大，随着Kirin970将神经网络处理器(Neural-network Processing Unit，NPU)正式应用在智能手机领域，NPU的重要性逐渐与中央处理器(Central Processing Unit，CPU)和图形处理器(Graphics Processing Unit，GPU)并驾齐驱，形成了智能手机领域的三大核心，然而现有NPU中设置了较多的走线沟道，占用过多的NPU面积，导致NPU尺寸过大。

技术实现思路

[0003]为解决上述技术问题，本申请实施例期望提供一种数据处理装置、方法、神经网络处理器、芯片及电子设备。
[0004]本申请的技术方案是这样实现的：
[0005]第一方面，提供了一种数据处理装置，所述数据处理装置包括：
[0006]控制单元；以及
[0007]M级逻辑单元，M取大于1的整数，所述M级逻辑单元层叠设置，所述M级逻辑单元中的第一级逻辑单元与所述控制单元相连；
[0008]其中，每一级逻辑单元内部设置有贯穿通道，以实现第M级逻辑单元往所述控制单元的数据传输的传输通道。
[0009]第二方面，提供了一种配置数据处理装置的方法，该方法包括：
[0010]设置控制单元；
[0011]层叠设置M级逻辑单元，M是大于1的整数，并且将所述M级逻辑单元中的第一级逻辑单元与所述控制单元相连；以及
[0012]在每一级逻辑单元内部中设置贯穿通道，以实现第M级逻辑单元往所述控制单元的数据传输的传输通道。
[0013]第三方面，提供了一种神经网络处理器，所述神经网络处理器包括前述任一项所述数据处理装置。
[0014]第四方面，提供了一种芯片，包括前述任一项神经网络处理器。
[0015]第五方面，提供了一种电子设备，所述电子设备包括前述的任一项芯片。
[0016]本申请实施例中还提供了一种数据处理装置、方法、神经网络处理器、芯片及电子设备，所述数据处理装置包括：控制单元；以及M级逻辑单元，M取大于1的整数，所述M级逻辑单元层叠设置，所述M级逻辑单元中的第一级逻辑单元与所述控制单元相连；其中，每一级逻辑单元内部设置有贯穿通道，以实现第M级逻辑单元往所述控制单元的数据传输的传输通道。如此，第M级逻辑单元通过在逻辑单元内部形成的传输通道向控制单元传输数据，无
需设置多余的沟道区域，从而减少了处理装置尺寸，且这种传输通道的长度小于现有沟道长度，能否减少路径时延，降低数据处理装置功耗。
附图说明
[0017]图1为一种卷积神经网络的矩阵乘加计算的过程示意图；
[0018]图2为一种数据处理装置的物理实现模型示意图；
[0019]图3为又一种数据处理装置的物理实现模型示意图；
[0020]图4为本申请实施例中数据处理装置的第一结构示意图；
[0021]图5为本申请实施例中逻辑单元的组成结构示意图；
[0022]图6为本申请实施例中数据处理装置的第二结构示意图；
[0023]图7为本申请实施例中数据处理装置的第三结构示意图；
[0024]图8为本申请实施例提供的一种配置数据处理装置的方法的流程示意图；
[0025]图9为本申请实施例中神经网络处理器的组成结构示意图；
[0026]图10为本申请实施例中芯片的组成结构示意图；
[0027]图11为本申请实施例中电子设备的组成结构示意图。
具体实施方式
[0028]为了能够更加详尽地了解本申请实施例的特点与
技术实现思路
，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
[0029]需要说明的是：在本申请实例中，“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
[0030]另外，本申请实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
[0031]随着神经网络处理器(Neural Network Processing Unit，NPU)越来越多的应用在智能终端领域，NPU的重要性也越来越重要。NPU的核心操作是卷积操作，而卷积操作的本质是矩阵的乘加计算，通过硬件加速矩阵的乘加运算就能达到加速深度学习训练与推理的目标。
[0032]图1为一种卷积神经网络的矩阵乘加计算的过程示意图，如图1所示，由于矩阵的乘加计算存在3维计算的特征，所以通过设计三维的硬件计算单元101就可以并行对矩阵中的元素进行乘法后再进行加法计算，图1中的三维的硬件计算单元101为一个4
×4×
4的三维计算单元，4
×4×
4的三维计算单元用于对两个4
×
4的矩阵(矩阵A和矩阵B)进行乘加运算，其中，4
×4×
4的三维计算单元对矩阵进行乘加的过程如下：
[0033]首先，4
×4×
4的三维计算单元可以并行计算每个元素的乘积，其中，4
×4×
4的三维计算单元中的每一个单元分别获取矩阵A中的元素和矩阵B中的元素，并对所获取的元素进行乘法计算。
[0034]其中，矩阵矩阵
[0035]例如，4
×4×
4的三维计算单元中的前表面的第0列的四个单元分别计算A
11
×
B
11
，
A
21
×
B
11
，A
31
×
B
11
，A
41
×
B
11
；4
×4×
4的三维计算单元中的前表面的最后一列的四个单元分别计算A
11
×
B
14
，A
21
×
B
14
，A
31
×
B
14
，A
41
×
B
14
；4
×4×
4的三维计算单元中的上表面的第0列的四个单元分别计算A
14
×
B
41
，A
13
×
B
31
，A
12
×
B
21
，A
11
×
B
11
；4
×4×
4的三维计算单元中的上表面的最后一列的四个单元分别计算A
14
×
B
44
，A
13
×
B
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【技术保护点】

【技术特征摘要】
1.一种数据处理装置，其特征在于，包括：控制单元；以及M级逻辑单元，M取大于1的整数，所述M级逻辑单元层叠设置，所述M级逻辑单元中的第一级逻辑单元与所述控制单元相连；其中，每一级逻辑单元内部设置有贯穿通道，以实现第M级逻辑单元往所述控制单元的数据传输的传输通道。2.根据权利要求1所述的装置，其特征在于，所述第一级逻辑单元至第M-1级逻辑单元的面向所述控制单元一侧和背对所述控制单元的一侧分别设置有馈通端口，所述第M级逻辑单元在面向所述控制单元的一侧设置有馈通端口，并且所述贯穿通道经由多个馈通端口来形成所述传输通道。3.根据权利要求2所述的装置，其特征在于，所述传输通道内布置有传输走线，所述传输走线连接所述第M级逻辑单元和所述控制单元，以实现第M级逻辑单元往所述控制单元的数据传输。4.根据权利要求1所述的装置，其特征在于，所述装置还包括M级计算单元和M级存储单元，所述M级逻辑单元中的每一级逻辑单元在分别连接一个计算单元和一个存储单元。5.根据权利要求4所述的装置，其特征在于，所述M级计算单元中的任一个计算单元包括：加法计算单元和/或乘法计算单元。6.根据权利要求5所述的装置，其特征在于，所述M级存储单元包括以下之一或组合：寄存器、至少两个寄存器组成的寄存器组、随机存取存储器RAM、只读存储器ROM、高速缓存存储器CACHE、快闪存储器、以及双倍速率同步动态随机存储器DDR。7.根据权利要求4所述的装置，其特征在于，所述控制单元，用于获取待处理数据，并将所述待处理数据传输至所述M级逻辑单元；第i级存储单元，用于存储第i级待处理...

【专利技术属性】
技术研发人员：刘君，
申请(专利权)人：OPPO广东移动通信有限公司，
类型：发明
国别省市：