半导体装置制造方法及图纸

一种半导体装置包括：衬底，其包括第一区域和第二区域；第一有源图案，其位于第一区域上，第一有源图案包括第一源极/漏极图案和位于第一源极/漏极图案之间的第一沟道图案；第二有源图案，其位于第二区域上，第二有源图案包括第二源极/漏极图案和位于第二源极/漏极图案之间的第二沟道图案；以及位于第一沟道图案上的第一栅电极和位于第二沟道图案上的第二栅电极，其中，第一沟道图案的长度大于第二沟道图案的长度，第一沟道图案和第二沟道图案中的每一个包括堆叠在衬底上的多个半导体图案，并且第一沟道图案的至少两个半导体图案远离或朝向衬底的底表面弯折。离或朝向衬底的底表面弯折。离或朝向衬底的底表面弯折。

【技术实现步骤摘要】
半导体装置
[0001]相关申请的交叉引用
[0002]于2020年11月18日在韩国知识产权局提交的标题为“半导体装置(Semiconductor Device)”的韩国专利申请No.10
‑
2020
‑
0154293以引用方式全部并入本文中。


[0003]实施例涉及一种半导体装置。

技术介绍

[0004]半导体装置可以包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的尺寸也正在缩小。

技术实现思路

[0005]可以通过提供半导体装置来实现实施例，该半导体装置包括：衬底，其包括第一区域和第二区域；第一有源图案，其位于第一区域上，第一有源图案包括一对第一源极/漏极图案和位于该对第一源极/漏极图案之间的第一沟道图案；第二有源图案，其位于第二区域上，第二有源图案包括一对第二源极/漏极图案和位于该对第二源极/漏极图案之间的第二沟道图案；以及位于第一沟道图案上的第一栅电极和位于第二沟道图案上的第二栅电极，其中，第一沟道图案的长度大于第二沟道图案的长度，第一沟道图案和第二沟道图案中的每一个包括堆叠在衬底上的多个半导体图案，并且第一沟道图案的多个半导体图案中的至少两个半导体图案在远离衬底的底表面的第一竖直方向上被弯折，或者在朝向衬底的底表面的第二竖直方向上被弯折。
[0006]可以通过提供半导体装置来实现实施例，该半导体装置包括：衬底，其包括第一区域和第二区域；第一有源图案，其位于第一区域上，第一有源图案包括一对第一源极/漏极图案和位于该对第一源极/漏极图案之间的第一沟道图案；第二有源图案，其位于第二区域上，第二有源图案包括一对第二源极/漏极图案和位于该对第二源极/漏极图案之间的第二沟道图案；以及位于第一沟道图案上的第一栅电极和位于第二沟道图案上的第二栅电极，其中，第一沟道图案的长度大于第二沟道图案的长度，第一沟道图案包括顺序地堆叠在衬底上的第一半导体图案、第二半导体图案和第三半导体图案，第一栅电极包括：第一部分，其位于衬底与第一半导体图案之间；第二部分，其位于第一半导体图案与第二半导体图案之间；以及第三部分，其位于第二半导体图案与第三半导体图案之间，第二部分和第三部分中的一个的厚度从其中心点至其边缘点减小，并且第二部分和第三部分中的另一个的厚度从其中心点至其边缘点增大。
[0007]可以通过提供半导体装置来实现实施例，该半导体装置包括：衬底，其包括外围区域和逻辑单元区域；器件隔离层，其限定位于外围区域上的第一有源图案和位于逻辑单元区域上的第二有源图案；位于第一有源图案上的一对第一源极/漏极图案和位于第二有源图案上的一对第二源极/漏极图案；位于该对第一源极/漏极图案之间的第一沟道图案和位
于该对第二源极/漏极图案之间的第二沟道图案，第一沟道图案和第二沟道图案中的每一个包括顺序地堆叠在衬底上的第一半导体图案、第二半导体图案和第三半导体图案；位于第一沟道图案上的第一栅电极和位于第二沟道图案上的第二栅电极；位于第一沟道图案与第一栅电极之间的第一栅极电介质层和位于第二沟道图案与第二栅电极之间的第二栅极电介质层；一对栅极间隔件，其位于第一栅电极和第二栅电极中的每一个的相对侧上；栅极封盖图案，其位于第一栅电极和第二栅电极中的每一个的顶表面上；多个有源接触件，其电连接到第一源极/漏极图案和第二源极/漏极图案；多个栅极接触件，其电连接到第一栅电极和第二栅电极；第一金属层，其位于有源接触件和栅极接触件上，第一金属层包括电连接到有源接触件和栅极接触件的多条第一线；以及第二金属层，其位于第一金属层上，其中，第一沟道图案的长度大于第二沟道图案的长度，并且第一沟道图案的第一半导体图案、第二半导体图案和第三半导体图案中的至少两个在远离衬底的底表面的第一竖直方向上被弯折，或者在朝向衬底的底表面的第二竖直方向上被弯折。
附图说明
[0008]通过参照附图详细地描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，在附图中：
[0009]图1示出了根据一些示例实施例的半导体装置的平面图。
[0010]图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出了分别沿图1的线A
‑
A
’
、线B
‑
B
’
、线C
‑
C
’
、线D
‑
D
’
、线E
‑
E
’
、线F
‑
F
’
、线G
‑
G
’
和线H
‑
H
’
截取的截面图。
[0011]图3示出了图2A的截面M的放大截面图。
[0012]图4示出了图2B的截面N的放大截面图。
[0013]图5、图7、图9、图11和图13示出了根据一些示例实施例的制造半导体装置的方法中的各阶段的平面图。
[0014]图6A、图8A、图10A、图12A和图14A分别示出了沿图5、图7、图9、图11和图13的线A
‑
A
’
截取的截面图。
[0015]图6B、图8B、图10B、图12B和图14B分别示出了沿图5、图7、图9、图11和图13的线B
‑
B
’
截取的截面图。
[0016]图6C、图8C、图10C、图12C和图14C分别示出了沿图5、图7、图9、图11和图13的线C
‑
C
’
截取的截面图。
[0017]图6D、图8D、图10D、图12D和图14D分别示出了沿图5、图7、图9、图11和图13的线D
‑
D
’
截取的截面图。
[0018]图10E、图12E和图14E分别示出了沿图9、图11和图13的线E
‑
E
’
截取的截面图。
[0019]图10F、图12F和图14F分别示出了沿图9、图11和图13的线F
‑
F
’
截取的截面图。
[0020]图15和图16示出了呈现根据一些示例实施例的半导体装置的图2A的截面M的放大截面图。
具体实施方式
[0021]图1示出了根据一些示例实施例的半导体装置的平面图。图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H分别示出了沿图1的线A
‑
A
’
、线B
‑
B
’
、线C
‑
C
’
、线D
‑
D
’
、线E
‑
E
’
、线F
‑
F
’
、线G
‑
G
’
和线H
‑
H
’
截取本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：衬底，其包括第一区域和第二区域；第一有源图案，其位于所述第一区域上，所述第一有源图案包括一对第一源极/漏极图案和位于所述一对第一源极/漏极图案之间的第一沟道图案；第二有源图案，其位于所述第二区域上，所述第二有源图案包括一对第二源极/漏极图案和位于所述一对第二源极/漏极图案之间的第二沟道图案；以及位于所述第一沟道图案上的第一栅电极和位于所述第二沟道图案上的第二栅电极，其中：所述第一沟道图案的长度大于所述第二沟道图案的长度，所述第一沟道图案和所述第二沟道图案中的每一个包括堆叠在所述衬底上的多个半导体图案，并且所述第一沟道图案的多个半导体图案中的至少两个半导体图案在远离所述衬底的底表面的第一竖直方向上被弯折，或者在朝向所述衬底的底表面的第二竖直方向上被弯折。2.根据权利要求1所述的半导体装置，其中：所述至少两个半导体图案包括第一半导体图案和第二半导体图案，第一高度差限定在所述第一半导体图案的底表面处的中心点与所述第一半导体图案的底表面处的边缘点之间，第二高度差限定在所述第二半导体图案的底表面处的中心点与所述第二半导体图案的底表面处的边缘点之间，所述第一高度差与所述第一半导体图案的厚度之比为0.1至2，并且所述第二高度差与所述第二半导体图案的厚度之比为0.1至2。3.根据权利要求2所述的半导体装置，其中：所述第一高度差和所述第二高度差之一具有正值，并且所述第一高度差和所述第二高度差中的另一个具有负值。4.根据权利要求2所述的半导体装置，其中，所述第一高度差和所述第二高度差两者具有正值。5.根据权利要求2所述的半导体装置，其中，所述第一高度差和所述第二高度差两者具有负值。6.根据权利要求2所述的半导体装置，其中：所述第一栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的部分，并且所述部分的厚度从所述第一半导体图案的中心点至所述第一半导体图案的边缘点增大。7.根据权利要求2所述的半导体装置，其中：所述第一栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的部分，并且所述部分的厚度从所述第一半导体图案的中心点至所述第一半导体图案的边缘点减小。8.根据权利要求1所述的半导体装置，其中，所述第一沟道图案的多个半导体图案中的
至少一个是平坦的。9.根据权利要求1所述的半导体装置，其中，所述第二沟道图案的多个半导体图案是平坦的。10.根据权利要求1所述的半导体装置，其中：所述第一区域为外围区域，并且所述第二区域为逻辑单元区域。11.一种半导体装置，包括：衬底，其包括第一区域和第二区域；第一有源图案，其位于所述第一区域上，所述第一有源图案包括一对第一源极/漏极图案和位于所述一对第一源极/漏极图案之间的第一沟道图案；第二有源图案，其位于所述第二区域上，所述第二有源图案包括一对第二源极/漏极图案和位于所述一对第二源极/漏极图案之间的第二沟道图案；以及位于所述第一沟道图案上的第一栅电极和位于所述第二沟道图案上的第二栅电极，其中：所述第一沟道图案的长度大于所述第二沟道图案的长度，所述第一沟道图案包括顺序地堆叠在所述衬底上的第一半导体图案、第二半导体图案和第三半导体图案，所述第一栅电极包括：第一部分，其位于所述衬底与所述第一半导体图案之间；第二部分，其位于所述第一半导体图案与所述第二半导体图案之间；以及...

【专利技术属性】
技术研发人员：刘庭均，许盛祺，朴星一，朴雨锡，宋昇珉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：