晶片的制造方法和层叠器件芯片的制造方法技术

本发明专利技术提供晶片的制造方法和层叠器件芯片的制造方法，能够抑制层叠器件芯片的成品率降低。该晶片的制造方法具有如下的步骤：晶片准备步骤，准备在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件的晶片；去除步骤，将瑕疵器件区域从晶片去除，该瑕疵器件区域包含形成于晶片的多个半导体器件中的被判别为瑕疵品的半导体器件；支承基板固定步骤，将晶片固定于支承基板；以及嵌入步骤，将具有良好的半导体器件且能够嵌入至通过将瑕疵器件区域从晶片去除而形成的去除区域中的大小的器件芯片嵌入至去除区域中并固定于支承基板，该良好的半导体器件具有与被判别为瑕疵品的半导体器件相同的功能。品的半导体器件相同的功能。品的半导体器件相同的功能。

【技术实现步骤摘要】
晶片的制造方法和层叠器件芯片的制造方法


[0001]本专利技术涉及具有多个半导体器件的晶片的制造方法和具有层叠的多个半导体器件的层叠器件芯片的制造方法。

技术介绍

[0002]在器件芯片的制造工艺中，使用在由呈格子状排列的多条间隔道(分割预定线)划分的多个区域内分别形成有半导体器件的晶片。通过将该晶片沿着间隔道进行分割，得到分别具有半导体器件的多个器件芯片。器件芯片被组装于移动电话、个人计算机等各种电子设备中。
[0003]近年来，制造具有层叠的多个半导体器件的器件芯片(层叠器件芯片)的技术被实用化。例如将多个器件芯片层叠，并且利用上下贯通器件芯片的贯通电极(TSV：Through
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Silicon Via)将半导体器件彼此连接，由此得到层叠器件芯片。当使用贯通电极时，与使用引线接合等的情况相比，能够缩短将半导体器件彼此连接的布线，因此能够实现层叠器件芯片的小型化及处理速度的提高。
[0004]作为层叠器件芯片的制造方法，提出了被称为WoW(Wafer on Wafer，堆叠晶片)的方法。在该方法中，将多个晶片层叠，并且利用以贯通所层叠的晶片的方式形成的电极将各晶片所具有的半导体器件彼此连接，由此形成层叠晶片。并且，将层叠晶片沿着间隔道进行分割，由此制造层叠器件芯片。
[0005]但是，在层叠器件芯片的制造中所用的晶片中，有时包含半导体器件的瑕疵品(瑕疵器件)。并且，当对通过层叠包含瑕疵器件的晶片而形成的层叠晶片进行分割时，制造出包含瑕疵器件的层叠器件芯片。当层叠器件芯片所包含的一部分的半导体器件为瑕疵品时，即使其他半导体器件为良品，作为层叠器件芯片整体也会被判别为瑕疵品(瑕疵芯片)。因此，在层叠器件芯片的制造中，由于瑕疵器件所导致的成品率的降低的影响较大。
[0006]因此，在层叠多个晶片之前，实施对各晶片所包含的半导体器件分别是良品还是瑕疵品进行判别的检查。并且，例如根据晶片所包含的瑕疵器件的数量、配置等，确定在层叠器件芯片的制造中所用的晶片的最适组合(参照专利文献1)。由此，将包含瑕疵器件的层叠器件芯片的数量抑制到最小限度，从而抑制成品率的降低。
[0007]专利文献1：日本特开2012
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134334号公报
[0008]如上所述，即使在晶片中包含瑕疵器件，通过根据半导体器件的检查结果而确定晶片的组合，也能够将包含瑕疵器件的层叠器件芯片(瑕疵芯片)的数量抑制到最小限度。但是，当在晶片中包含瑕疵器件的情况下使用该晶片制造层叠器件芯片时，至少会制造出一定数量的瑕疵芯片。因此，对于瑕疵芯片的数量的降低而言存在界限。

技术实现思路

[0009]本专利技术是鉴于该问题而完成的，其目的在于提供能够抑制层叠器件芯片的成品率降低的晶片的制造方法和使用了该晶片的层叠器件芯片的制造方法。
[0010]根据本专利技术的一个方式，提供晶片的制造方法，其中，该晶片的制造方法具有如下的步骤：晶片准备步骤，准备在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件的晶片；去除步骤，将瑕疵器件区域从该晶片去除，该瑕疵器件区域包含形成于该晶片的多个该半导体器件中的被判别为瑕疵品的该半导体器件；支承基板固定步骤，在实施了该去除步骤之后，将该晶片固定于支承基板；以及嵌入步骤，在实施了该支承基板固定步骤之后，将具有良好的半导体器件且能够嵌入至通过将该瑕疵器件区域从该晶片去除而形成的去除区域中的大小的器件芯片嵌入至该去除区域中并固定于该支承基板，该良好的半导体器件具有与被判别为瑕疵品的该半导体器件相同的功能。
[0011]另外，优选在该支承基板固定步骤中，利用由热硬化性树脂形成的粘接剂将该晶片固定于该支承基板。另外，优选该支承基板对于紫外线具有透过性，在该支承基板固定步骤中，利用由紫外线硬化型树脂形成的粘接剂将该晶片固定于该支承基板。另外，优选在该支承基板固定步骤中，一边将不包含粘接剂的片加热一边隔着该片而将该晶片按压于该支承基板，由此将该晶片固定于该支承基板。
[0012]另外，优选该晶片的制造方法还具有如下的步骤：树脂填充步骤，在实施了该嵌入步骤之后，向该器件芯片与该晶片之间的间隙中填充树脂；以及树脂磨削步骤，在实施了该树脂填充步骤之后，对形成于该间隙的外侧的该树脂进行磨削。
[0013]另外，根据本专利技术的另一方式，提供层叠器件芯片的制造方法，其中，该层叠器件芯片的制造方法具有如下的步骤：晶片准备步骤，准备第1晶片和第2晶片，该第1晶片和该第2晶片在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件；去除步骤，将瑕疵器件区域从该第1晶片去除，该瑕疵器件区域包含形成于该第1晶片的多个该半导体器件中的被判别为瑕疵品的该半导体器件；支承基板固定步骤，在实施了该去除步骤之后，将该第1晶片固定于支承基板；嵌入步骤，在实施了该支承基板固定步骤之后，将具有良好的半导体器件且能够嵌入至通过将该瑕疵器件区域从该第1晶片去除而形成的去除区域中的大小的器件芯片嵌入至该去除区域中并固定于该支承基板，该良好的半导体器件具有与被判别为瑕疵品的该半导体器件相同的功能；晶片层叠步骤，在该第1晶片上层叠该第2晶片，由此形成层叠晶片；以及分割步骤，将该层叠晶片沿着该间隔道进行分割，由此形成具有层叠的多个该半导体器件的层叠器件芯片。
[0014]另外，优选在该晶片层叠步骤中，使该第1晶片和该第2晶片直接接合。
[0015]在本专利技术的一个方式的晶片的制造方法中，将包含被判别为瑕疵品的半导体器件的瑕疵器件区域从晶片去除，并在通过瑕疵器件区域的去除而形成的间隙中嵌入具有良好的半导体器件的器件芯片。由此，能够制造出不包含瑕疵器件的晶片。另外，通过层叠不包含瑕疵器件的晶片而形成层叠晶片并对该层叠晶片进行分割，能够制造不包含瑕疵器件的层叠器件芯片。其结果是，能够抑制层叠器件芯片的成品率降低。
附图说明
[0016]图1的(A)是示出晶片的立体图，图1的(B)是示出晶片的剖视图，图1的(C)是示出半导体器件的立体图。
[0017]图2是示出磨削装置的主视图。
[0018]图3的(A)是示出去除步骤中的晶片的剖视图，图3的(B)是示出形成有贯通孔的晶
片的立体图。
[0019]图4的(A)是示出被照射激光束的晶片的剖视图，图4的(B)是示出形成有改质层的晶片的剖视图，图4的(C)是示出包含多个改质区域的改质层的剖视图。
[0020]图5的(A)是示出圆角四边形状的路径的俯视图，图5的(B)是示出矩形状的路径的俯视图，图5的(C)是示出多条直线状的路径的俯视图。
[0021]图6是示出磨削后的晶片的剖视图。
[0022]图7的(A)是示出实施等离子蚀刻的晶片的剖视图，图7的(B)是示出等离子蚀刻后的晶片的剖视图。
[0023]图8的(A)是示出对粘接层实施事前处理时的晶片的剖视图，图8的(B)是示出将瑕疵器件区域分离时的晶片的剖视图。
[0024]图9是示出超声波照射单元的剖视图。
[0025本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶片的制造方法，其特征在于，该晶片的制造方法具有如下的步骤：晶片准备步骤，准备在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件的晶片；去除步骤，将瑕疵器件区域从该晶片去除，该瑕疵器件区域包含形成于该晶片的多个该半导体器件中的被判别为瑕疵品的该半导体器件；支承基板固定步骤，在实施了该去除步骤之后，将该晶片固定于支承基板；以及嵌入步骤，在实施了该支承基板固定步骤之后，将具有良好的半导体器件且能够嵌入至通过将该瑕疵器件区域从该晶片去除而形成的去除区域中的大小的器件芯片嵌入至该去除区域中并固定于该支承基板，该良好的半导体器件具有与被判别为瑕疵品的该半导体器件相同的功能。2.根据权利要求1所述的晶片的制造方法，其特征在于，在该支承基板固定步骤中，利用由热硬化性树脂形成的粘接剂将该晶片固定于该支承基板。3.根据权利要求1所述的晶片的制造方法，其特征在于，该支承基板对于紫外线具有透过性，在该支承基板固定步骤中，利用由紫外线硬化型树脂形成的粘接剂将该晶片固定于该支承基板。4.根据权利要求1所述的晶片的制造方法，其特征在于，在该支承基板固定步骤中，一边将不包含粘接剂的片加热一边隔着该片而将该晶片按压于该支承基板，由此将该晶片固定于该支承基板。5.根据权利要求1至4中的任意一项所述的晶片的制造方法，其特征在于，该晶片的制造...

【专利技术属性】
技术研发人员：金永奭，张秉得，川合章仁，寺西俊辅，
申请(专利权)人：株式会社迪思科，
类型：发明
国别省市：