层叠电子部件制造技术

本发明专利技术提供一种即使薄层化，可靠性也不会恶化，并且抑制裂纹的产生的层叠电子部件。该层叠电子部件具备将电介质层和内部电极层交替层叠的元件主体，其中，内部电极层的厚度偏差比电介质层的厚度偏差大。差比电介质层的厚度偏差大。差比电介质层的厚度偏差大。

【技术实现步骤摘要】
层叠电子部件


[0001]本专利技术涉及一种具有电介质层和内部电极层的层叠电子部件。

技术介绍

[0002]如果层叠陶瓷电容器薄层化，则电介质层的厚度偏差成为变大的趋势，可靠性容易恶化。例如，为了提高可靠性，专利文献1中公开有电介质层的厚度偏差(σ)为100nm以下的层叠陶瓷电子部件。
[0003]但是，本专利技术者发现如果想要抑制电介质层的厚度偏差，则存在在内部电极层和电介质层的界面上容易产生裂纹的技术问题。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1：日本特开2018
‑
107413号公报

技术实现思路

[0007]专利技术想要解决的技术问题
[0008]本专利技术是鉴于上述实际情况而完成的，其目的在于，提供一种即使薄层化，可靠性也不会恶化，并且抑制裂纹的产生的层叠电子部件。
[0009]用于解决技术问题的手段
[0010]为了实现上述目的，本专利技术提供一种层叠电子部件，该层叠电子部件具备将电介质层和内部电极层交替层叠的元件主体，其中，所述内部电极层的厚度偏差比所述电介质层的厚度偏差大。
[0011]本专利技术人发现，通过层叠电子部件为上述的结构，从而即使层叠电子部件薄层化，可靠性也良好，且抑制裂纹的产生。其理由认为如下。本专利技术中，由于内部电极层的厚度偏差大，所以电介质层和内部电极层的接触面积变大，因此，能够抑制裂纹的产生。另外，因为电介质层的厚度偏差小，所以可以使可靠性良好。此外，可靠性良好是指加速寿命长，并且击穿电压(breakdown voltage)高。
[0012]优选的是，所述电介质层的厚度和与所述电介质层的厚度在层叠方向上相邻的所述内部电极层的厚度的关系显示负的相关性。
[0013]优选的是，所述内部电极层的厚度的标准偏差比所述电介质层的厚度的标准偏差大。
[0014]优选的是，所述电介质层的厚度的方差在统计学上比所述内部电极层的厚度的方差显著地小。
[0015]优选的是，所述内部电极层的平均厚度比所述电介质层的平均厚度大。
[0016]优选的是，所述内部电极层的包覆率为85％以上。
附图说明
[0017]图1是本专利技术一实施方式的层叠陶瓷电容器的截面图。
[0018]图2是图1的II部的放大截面图。
[0019]图3是本专利技术的实施例的散布图(scatter diagram)。
[0020]图4是本专利技术一个实施方式的层叠陶瓷电容器的制造方法的说明图。
[0021]图5是本专利技术一个实施方式的层叠陶瓷电容器的制造方法的说明图。
[0022]图6是本专利技术一个实施方式的层叠陶瓷电容器的制造方法的说明图。
[0023]图7是本专利技术的比较例的散布图。
[0024]符号说明
[0025]2……
层叠陶瓷电容器
[0026]4……
元件主体
[0027]6……
第一端子电极
[0028]8……
第二端子电极
[0029]10
……
电介质层
[0030]12
……
内部电极层
[0031]100a、100b、100c、100d
……
生片
[0032]120a、120b、120c、120d
……
内部电极图案层
[0033]140
……
支承体
[0034]160a
……
第一片材体
[0035]160b
……
第二片材体
[0036]160c
……
片材体
具体实施方式
[0037][第一个实施方式][0038]层叠陶瓷电容器的整体结构
[0039]作为本专利技术的层叠电子部件的一个实施方式，对层叠陶瓷电容器的整体结构进行说明。
[0040]如图1所示，本实施方式的层叠陶瓷电容器2具有元件主体4、第一端子电极6、以及第二端子电极8。元件主体4具有电介质层10和内部电极层12，在电介质层10之间交替层叠有内部电极层12。
[0041]在本实施方式中，交替层叠的一方的内部电极层12与形成于元件主体4的X轴方向第一端部的外侧的第一端子电极6的内侧电连接。另外，交替层叠的另一方的内部电极层12与形成于元件主体4的X轴方向第二端部的外侧的第二端子电极8的内侧电连接。
[0042]层叠陶瓷电容器2的形状或尺寸只要根据目的或用途适宜确定即可。在层叠陶瓷电容器2为长方体形状的情况下，X轴方向尺寸优选为0.4～3.2mm。
[0043]层叠陶瓷电容器2的高度尺寸(Z轴方向尺寸)根据电介质层10及内部电极层12的层叠数等而变化，但优选为0.2～2.5mm。另外，层叠陶瓷电容器2的Y轴方向尺寸优选为0.2～2.5mm。
[0044]电介质层10的层叠数没有特别限定，但优选为20以上，更优选为50以上。
[0045]作为电介质层10的材料，没有特别限定，例如，由ABO3等钙钛矿结构的电介质材料构成。ABO3中，A例如为选自Ca、Ba、Sr中的至少一个，B为选自Ti及Zr中的至少一个。A/B的摩尔比没有特别限定，为0.980～1.020。另外，也可以使用在这些主成分中添加了Mn化合物、Mg化合物、Cr化合物、Co化合物、Ni化合物、稀土元素、Si化合物、Li化合物、B化合物等副成分的物质。
[0046]作为内部电极层12中含有的导电材料，没有特别限定。作为用作导电材料的贵金属，例如可举出Pd、Pt、Ag
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Pd合金等。作为用作导电材料的贱金属，例如可举出Ni、Ni系合金、Cu、Cu系合金等。此外，在Ni、Ni系合金、Cu或Cu系合金中也可以含有0.1质量％程度以下的P和/或S等各种微量成分。另外，内部电极层12也可以使用市售的电极用膏体形成。
[0047]第一端子电极6及第二端子电极8中所含有的导电材料没有特别限定。例如只要使用Ni、Cu、Sn、Ag、Pd、Pt、Au或它们的合金、导电性树脂等公知的导电材料即可。第一端子电极6及第二端子电极8的厚度只要根据用途等适宜确定即可。
[0048]图2是图1的II部的放大截面图。在本实施方式中，如图2所示，电介质层10及内部电极层12双方显示出厚度偏差。
[0049]本实施方式中，内部电极层12的厚度偏差比电介质层10的厚度偏差大。
[0050]具体而言，优选内部电极层12的厚度的标准偏差比电介质层10的厚度的标准偏差大。在将电介质层10的厚度的标准偏差(电介质σ)相对于内部电极层12的厚度的标准偏差(电极σ)表示为“电介质σ/电极σ”时，“电介质σ/电极σ”优选为0.4以上且1.0以下，更优选为0.4以上且0.8以下。
[0051]在本实施方式中，优选通过测定100处以上的电介质层10的厚度，从而求出电介质层10的厚度的标准偏差。另外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种层叠电子部件，其中，所述层叠电子部件具备将电介质层和内部电极层交替层叠的元件主体，所述内部电极层的厚度偏差比所述电介质层的厚度偏差大。2.根据权利要求1所述的层叠电子部件，其中，所述电介质层的厚度和与所述电介质层的厚度在层叠方向上相邻的所述内部电极层的厚度的关系显示负的相关性。3.根据权利要求1所述的层叠电子部件，其中，所述内部电极层的厚度的标准偏差比所述电介质层的厚度的标准偏差大。4.根据权利要求2所述的层叠电子部件，其中，所述内部电极层的厚度的标准偏差比所述电介质层的厚度的标准偏差大。5.根据权利要求1所述的层叠电子部件，其中，所...

【专利技术属性】
技术研发人员：井口俊宏，石津谷正英，芝原豪，
申请(专利权)人：TDK株式会社，
类型：发明
国别省市：