用于减小凸块厚度变化敏感性以实现凸块间距缩放的多孔FLI凸块制造技术

本文公开的实施例包括具有鳍间距第一级互连的电子封装。在实施例中，电子封装包括管芯和通过多个第一级互连(FLI)附接到管芯的封装衬底。在实施例中，多个FLI中的各个FLI包括封装衬底上的第一焊盘、第一焊盘上的焊料、管芯上的第二焊盘和第二焊盘上的凸块。在实施例中，凸块包括多孔纳米结构，并且焊料至少部分填充多孔纳米结构。填充多孔纳米结构。填充多孔纳米结构。

【技术实现步骤摘要】
用于减小凸块厚度变化敏感性以实现凸块间距缩放的多孔FLI凸块


[0001]本公开的实施例涉及半导体设备，并且更特别地涉及具有多孔第一级互连(FLI)凸块的电子封装。

技术介绍

[0002]用于电子系统的新兴架构越来越需要管芯分解和凸块间距缩放以实现管芯之间通信带宽的增加并获得管芯面积的节省。这种缩小凸块间距的要求需要精确控制凸块厚度变化(rBTV)。为了实现好的工艺良率，强烈期望低于10μm的rBTV，考虑到标准多层有机衬底的厚度变化甚至在到达最终的第一级互连(FLI)层之前，就可能会超过40μm，这并非微不足道。
[0003]当前满足下一代架构的严格的rBTV要求的途径主要集中于减小封装衬底的厚度变化。例如，已经提出了诸如机械平坦化、先进层压技术、用于FLI镀覆均匀性提高的新工具和特殊光刻步骤的工艺。然而，这样的处理操作成本高且复杂。
附图说明
[0004]图1A是根据实施例的在封装衬底之上具有纳米多孔凸块的管芯的截面图解，封装衬底在焊盘上具有焊料。
[0005]图1B是根据实施例的在通过渗入纳米多孔凸块的焊料附接到焊盘之后的管芯的截面图解。
[0006]图2A是根据实施例的在封装衬底之上具有纳米多孔凸块的管芯的截面图解，该封装衬底具有多个具有不均匀的凸块厚度的焊料凸块。
[0007]图2B是根据实施例的在通过渗入纳米多孔凸块的焊料附接到封装衬底之后的管芯的截面图解。
[0008]图3A是根据实施例的在标准凸块和标准焊盘之间的焊料的显微照片。
[0009]图3B是根据实施例的在凸块和纳米多孔焊盘之间的焊料的显微照片，其示出了焊料渗入到纳米多孔焊盘中。
[0010]图4A是根据实施例的包括合金组成的凸块的截面图解。
[0011]图4B是根据实施例在去除合金成分之一以形成纳米多孔凸块之后图4A中的凸块的截面图解。
[0012]图5A是根据实施例的纳米多孔凸块的表面的平面图扫描电子显微镜(SEM)图像。
[0013]图5B是根据实施例的纳米多孔凸块的截面SEM图像。
[0014]图6A是根据实施例的在封装衬底之上具有凸块的管芯的截面图解，封装衬底在焊盘之上具有纳米多孔凸块。
[0015]图6B是根据实施例的通过渗入纳米多孔凸块的焊料附接到封装衬底的管芯的截面图解。
[0016]图7A是根据实施例的在封装衬底之上具有纳米多孔凸块的管芯的截面图解，封装衬底在焊盘之上具有焊料。
[0017]图7B是根据实施例的通过渗入纳米多孔凸块的焊料附接到封装衬底的管芯的截面图解。
[0018]图8是根据实施例的包括具有纳米多孔凸块的第一级互连(FLI)的电子系统的截面图解。
[0019]图9是根据实施例构建的计算设备的示意图。
具体实施方式
[0020]根据各种实施例，本文描述的是具有多孔第一级互连(FLI)凸块的电子封装。在以下描述中，将使用本领域技术人员常用的术语来描述说明性实现方式的各个方面，以将他们的工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员显而易见的是，本专利技术可以仅通过一些描述的方面来实施。出于解释的目的，阐述了特定数字、材料和配置以提供对说明性实现方式的透彻理解。然而，对于本领域技术人员来说显而易见的是，可以在没有特定细节的情况下实施本专利技术。在其他情况下，省略或简化了众所周知的特征，以免混淆说明性实现方式。
[0021]将依次以最有助于理解本专利技术的方式将各种操作描述为多个分离操作，然而，描述的顺序不应被解释为暗示这些操作必然依赖于顺序。特别是，这些操作不需要按照呈现的顺序进行。
[0022]如上所述，需要最小化凸块厚度变化(rBTV)以允许在高级系统架构中的高产量第一级互连(FLI)。特别地，预计某些应用需要大约10μm的rBTV。达到如此严格的rBTV值的当前途径当前依赖于有机封装衬底的制造的进步。然而，这样的途径非常昂贵。
[0023]因此，本文公开的实施例提出了用于实现高级系统架构的另一途径。代替降低rBTV，本文公开的实施例降低或消除了FLI对rBTV的敏感性。通过降低对rBTV的敏感性，在一些实施例中可能不需要对有机封装衬底的制造进行修改。特别地，实施例通过在FLI中使用纳米多孔凸块来减少对rBTV的依赖。在实施例中，焊料渗入纳米多孔凸块的内部多孔结构。另外，由于高表面积，大比例的焊料会转换为金属间化合物(IMC)。焊料渗入和转换为IMC导致焊料扩展的减少。例如，焊料扩展可能是现有FLI架构中发生的扩展的三分之一。因此，由于多余的焊料不会从互连横向扩展开，因此rBTV敏感性会降低。这允许高级系统架构所需的紧密间距FLI。
[0024]现在参考图1A，根据实施例，示出了在附接第一级互连(FLI)之前的电子封装100的截面图解。如所示，管芯105位于封装衬底101之上。在实施例中，封装衬底101包括有机材料的层压层。封装衬底101包括嵌入的导电特征，诸如过孔131、迹线、焊盘等。在图解的实施例中，焊盘132设置在封装衬底101的顶表面之上并且位于提供到封装衬底中的附加导电特征(未示出)的电连接的过孔131之上。在一些实施例中，焊盘132可以被阻挡层133覆盖。例如，阻挡层133可以包括镍或电子封装应用中常见的任何其他合适的一种或多种阻挡材料。在实施例中，焊料凸块134设置在阻挡层133之上。焊料凸块134可以是用于电子封装应用的任何合适的焊料材料，诸如锡基焊料。
[0025]在实施例中，管芯105可以包括半导体衬底，诸如但不限于硅衬底。管芯105可以包
括晶体管设备(未示出)和从晶体管设备到管芯105的表面上的焊盘122的后端(BEOL)布线(未示出)。在实施例中，管芯105可以是处理器、图形处理器、片上系统(SoC)、存储器或任何其他类似组件。
[0026]在实施例中，在焊盘122上设置纳米多孔凸块124。纳米多孔凸块124从管芯105向外延伸。纳米多孔凸块124可以包括穿过纳米多孔凸块124的多个纳米尺寸的孔。在图1A中，为简单起见，纳米多孔凸块124被示为具有网格状图案。然而，应当理解，纳米多孔凸块124的结构可以具有非规则结构。下面关于图5A和5B更详细地提供了纳米多孔结构的示例性显微照片。在实施例中，纳米多孔结构的各个孔可以具有在1nm和1000nm之间的平均直径(或其他截面尺寸)。在实施例中，纳米多孔结构可以包括铜、金、银、钴或可以形成为纳米多孔架构的其他导电材料。
[0027]现在参考图1B，根据实施例，示出了在将管芯105附接到封装衬底101之后的电子封装100的截面图解。如所示，焊料134渗入纳米多孔凸块124以形成焊料填充凸块125。在图解的实施例中，凸块125的所有孔都被完全填充。然而，在一些实施例中，凸块125可以仅被部分填充。由于凸块125和焊料134之间的界面处的高的表面积量，所以焊料134和凸块125的实质性部分可以转换为金属间化合物(IMC)。也就是说，在一些实施例中，纳米多孔本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子封装，包括：管芯；封装衬底，所述封装衬底通过多个第一级互连(FLI)附接到所述管芯，其中，所述多个FLI中的各个FLI包括：所述封装衬底上的第一焊盘；所述第一焊盘上的焊料；所述管芯上的第二焊盘；以及所述第二焊盘上的凸块，其中，所述凸块包括多孔纳米结构，并且其中，所述焊料至少部分填充所述多孔纳米结构。2.如权利要求1所述的电子封装，其中，所述凸块和所述焊料反应以形成金属间化合物。3.如权利要求1或2所述的电子封装，其中，所述焊料的一部分保留在所述凸块和所述第一焊盘之间。4.如权利要求3所述的电子封装，其中，所述焊料的所述一部分的轮廓在所述第一焊盘和所述凸块之间具有圆角形状。5.如权利要求4所述的电子封装，其中，所述圆角形状在所述凸块的覆盖区之外。6.如权利要求4所述的电子封装，其中，所述圆角形状在所述凸块的覆盖区之内。7.如权利要求1或2所述的电子封装，还包括：在所述第一焊盘和所述焊料之间的阻挡层。8.如权利要求7所述的电子封装，其中，所述阻挡层包括镍。9.如权利要求1或2所述的电子封装，其中，所述凸块包括铜、金、银或钴。10.如权利要求1或2所述的电子封装，其中，所述多个FLI包括：第一FLI，其中，所述第一FLI的所述第一焊盘具有第一尺寸；以及第二FLI，其中，所述第二FLI的所述第一焊盘具有小于所述第一尺寸的第二尺寸。11.一种电子封装，包括：管芯；封装衬底，所述封装衬底通过多个第一级互连(FLI)附接到所述管芯，其中，所述多个FLI中的各个FLI包括：所述封装衬底上的第一焊盘；所述第一焊盘上的凸块，其中，所述凸块包括多孔纳米结构；所述凸块上的焊料，其中，所述焊料至少部分填充所述多孔纳米结构；以及所述管芯上的第二焊盘，其中，...

【专利技术属性】
技术研发人员：N，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：