记忆体阵列与记忆体系统技术方案

本文揭露的是关于一种记忆体阵列与记忆体系统。在一态样中，记忆体阵列包含：第一记忆体单元组与第二记忆体单元组；第一开关群，其中的每一开关包含连接至第一记忆体单元子集的第一电极的第一电极，以及第二电极；第二开关群，其中的每一开关包含连接至第二记忆体单元子集的第一电极的第一电极，以及第二电极；以及第三开关群，其中的每一开关包含连接至第一全域位元线的第一电极，以及连接至第一开关群的第二电极与第二开关群的第二电极的第二电极。电极。电极。

【技术实现步骤摘要】
记忆体阵列与记忆体系统


[0001]本揭露是关于一种记忆体，特别是关于一种记忆体阵列与一种记忆体系统。

技术介绍

[0002]诸如计算机、可携式装置、智能电话、物联网(internet of thing；IoT)装置等电子装置的发展促使了对于记忆体装置的需求增加。大体而言，记忆体装置可为挥发性记忆体装置及非挥发性记忆体装置。挥发性记忆体装置可在提供电力时储存数据，但一旦切断电力则可能丢失所储存的数据。不同于挥发性记忆体装置，非挥发性记忆体装置即使在切断电力之后亦能保留数据，但速率比挥发性记忆体装置慢。

技术实现思路

[0003]本揭露的一态样是提供一种记忆体阵列，包含：第一记忆体单元组(set)与第二记忆体单元组、第一开关群(group)、第二开关群、以及第三开关群。其中，每一记忆体单元组延伸而越过记忆体阵列的多个层，每一层包含第一记忆体单元组的记忆体单元与第二记忆体单元组的记忆体单元。第一开关群包含多个开关，每一开关包含连接至第一记忆体单元子集(subset)的多个第一电极的第一电极，以及第二电极。第二开关群包含多个开关，每一开关包含连接至第二记忆体单元子集的多个第一电极的第一电极，以及第二电极。第三开关群包含多个开关，每一开关包含连接至第一全域位元线的第一电极，以及连接至第一开关群的第二电极以及第二开关群的第二电极的第二电极。
[0004]本揭露的另一态样是提供一种记忆体阵列，包含：第一记忆体单元组与第二记忆体单元组、第一开关群、第二开关群、第三开关群、以及第四开关群。其中，每一记忆体单元组延伸而越过记忆体阵列的多个层，每一层包含第一记忆体单元组的记忆体单元与第二记忆体单元组的记忆体单元。第一开关群包含多个开关，每一开关包含第一电极，以及连接至全域选择线的第二电极。第二开关群包含多个开关，每一开关包含：第一电极，以及连接至全域选择线的第二电极。第三开关群包含多个开关，每一开关包含：连接至第一开关群的第一电极的第一电极，以及连接至第一记忆体单元子集的多个第一电极的第二电极。第四开关群包含多个开关，每一开关包含：连接至第二开关群的第一电极的第一电极，以及连接至第二记忆体单元子集的多个第一电极的第二电极。
[0005]本揭露的又一态样是提供一种记忆体系统，包含记忆体阵列以及控制器。其中，记忆体阵列包含：具有多个开关的第一开关群；具有耦接至第一区域选择线的多个第一电极与耦接至第一开关群的开关的多个第二电极的第一记忆体单元组；以及具有耦接至第二区域选择线的多个第一电极与耦接至第一开关群的开关的多个第二电极的第二记忆体单元组。控制器是连接至此记忆体阵列，且控制器是用以捺跳(toggle)第一开关群的这些开关中的至少一开关，以电性耦接全域位元线至第一记忆体单元组的第二电极。
附图说明
[0006]下文参考以下附图或示图详细地描述本解决方案的各个示例性实施例。仅出于图示的目的提供示图，且示图仅描绘本解决方案的示例性实施例，以便于读者理解本解决方案。因此，示图不应限制本解决方案的广度、范畴或适用性。应指出，出于清晰及易于图示的目的，这些示图未按比例绘制。
[0007]图1是根据本揭露的一实施例的记忆体系统的示意图；
[0008]图2是根据本揭露的一实施例的三维记忆体阵列的示意图；
[0009]图3A是根据一实施例的三维记忆体阵列210的部分的示意图，此三维记忆体阵列210包含耦接至全域位元线(global bit line；GBL)及全域选择线(global select line；GSL)以降低电容负载的开关；
[0010]图3B是根据一实施例的三维记忆体阵列210的部分的示意图，此三维记忆体阵列210包含耦接至全域位元线GBL以降低电容负载的开关；
[0011]图3C是根据一实施例的三维记忆体阵列210的部分的示意图，此三维记忆体阵列210包含耦接至区域选择线LSL以降低电容负载的开关；
[0012]图4是根据一实施例的三维记忆体阵列400的部分的示意图，此三维记忆体阵列400包含将位元格阵列分成多个单元以降低电容负载的开关；
[0013]图5是根据一实施例的三维记忆体阵列500的部分的示意图，此三维记忆体阵列500包含设计为用于BL/SL驱动器增强的一或多者的选择器输入及选择器输出；
[0014]图6是根据一些实施例的存取及/或操作记忆体单元及/或记忆体阵列的方法的流程图；
[0015]图7是根据本揭露的一些实施例的计算系统700的例示性方块图。
[0016]【符号说明】
[0017]100：记忆体系统
[0018]105：记忆体控制器
[0019]110：时序控制器
[0020]112：位元线控制器
[0021]114：栅极线控制器
[0022]120：记忆体阵列
[0023]125：记忆体单元
[0024]210A、210N
‑
1、210N：记忆体阵列
[0025]310[00]、310[01]、310[02]、310[03]、310[04]、310[05]、310[06]、310[07]、310[08]：记忆体单元的子集
[0026]400、500：记忆体阵列
[0027]402、410、418、426、434、502、510、516、524：选择器输出
[0028]404、408、412、416、420、424、428、432、504、508、512、514、518、522:选择器输入
[0029]406、414、422、430、506、520：位元格阵列
[0030]600：方法
[0031]602、604、606、608、610：操作
[0032]700：计算系统
[0033]705：主机装置
[0034]710：记忆体装置
[0035]715：输入装置
[0036]720：输出装置
[0037]725A、725B、725C：接口
[0038]730A、730N：中央处理单元核心
[0039]735：标准单元应用
[0040]740：记忆体控制器
[0041]745：记忆体阵列
[0042]BL、BL0、BL1、BL2、BLK：位元线
[0043]GBL[0]：全域位元线
[0044]GL0、GL1、GL2、GLJ：栅极线
[0045]GSL[0]：全域选择线
[0046]LBL_L[0]、LBL_R[0]：区域位元线
[0047]LSL_L[0]、LSL_R[0]：区域选择线
[0048]M：记忆体单元
[0049]Set_L、Set_R：第一记忆体单元组
[0050]SS1_L、SS1_R：第一垂直串开关
[0051]SS2_L、SS2_R：第二垂直串开关
[0052]SB_L、SB_C、SB_R：开关
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【技术保护点】

【技术特征摘要】
1.一种记忆体阵列，其特征在于，包含：一第一记忆体单元组及一第二记忆体单元组，每一该些记忆体单元组延伸而越过该记忆体阵列的多个层，每一该些层包含该第一记忆体单元组的一记忆体单元及该第二记忆体单元组的一记忆体单元；一第一开关群，包含多个开关，每一该些开关包含：一第一电极，连接至一第一记忆体单元子集的多个第一电极；以及一第二电极；一第二开关群，包含多个开关，每一该些开关包含：一第一电极，连接至一第二记忆体单元子集的多个第一电极；以及一第二电极；以及一第三开关群，包含多个开关，每一该些开关包含：一第一电极，连接至一第一全域位元线；以及一第二电极，连接至该第一开关群的该些第二电极以及该第二开关群的该些第二电极。2.根据权利要求1所述的记忆体阵列，其特征在于，还包含：一第四开关群，包含多个开关，每一该些开关包含：一第一电极；以及一第二电极，连接至一第一全域选择线；以及一第五开关群，包含多个开关，每一该些开关包含：一第一电极，连接至该第四开关群的该些开关的该些第一电极；以及一第二电极，连接至该第一记忆体单元子集的多个第二电极。3.根据权利要求1所述的记忆体阵列，其特征在于，该第一记忆体单元子集的该些第二电极是连接至一第一区域选择线；以及该第二记忆体单元子集的该些第二电极是连接至一第二区域选择线。4.根据权利要求1所述的记忆体阵列，其特征在于，该第一开关群的每一该些开关的每一栅极电极是连接至多个开关控制线中的一各别开关控制线；该第二开关群的每一该些开关的每一栅极电极是连接至该些开关控制线中的一各别开关控制线；以及该第三开关群的每一该些开关的每一栅极电极是连接至该些开关控制线中的一各别开关控制线。5.一种记忆体阵列，其特征在于，包含：一第一记忆体单元组及一第二记忆体单元组，每一该些记忆体单元组延伸而越过该记忆体阵列的多个层，每一该些层包含该第一记忆体单元组的一记忆体单元及该第二记忆体单元组的一记忆体单元；一第一开关群，包含多个开关，每一该些开关包含：一第一电极；以及一第二电极，连接至一全域选择线；一第二开关群，包含多个开关，每一该些开关包含：
一第一电极...

【专利技术属性】
技术研发人员：游佳达，黄家恩，杨世海，王奕，刘逸青，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：