一种S分段C覆盖并行加法器及其实现方法技术

申请提供一种S分段C覆盖并行加法器及其实现方法，所述加法器包括依次级联的n个基本单元，n为大于或等于2的整数；所述n个基本单元中的每个基本单元包括：1个一位半加器、1个N逻辑传输门、1个P逻辑传输门、1个异或门；该加法器能够集合RCA和CLA加法器方案的优点，同时摒弃二者缺点，在减少门电路使用量和门延迟的情况下，加快运算速度。加快运算速度。加快运算速度。

【技术实现步骤摘要】
一种S分段C覆盖并行加法器及其实现方法


[0001]本专利技术属于数字电子器件
，涉及一种S分段C覆盖并行加法器及其实现方法。

技术介绍

[0002]高速计算是加法器领域追求的发展方向。通过减少逻辑单元数量，减少门延迟可以提升加法器的计算速度。
[0003]一种现有加法器技术是行波进位加法器(Ripple
‑
Carry Adder，RCA)，其优点是电路布局简单，设计方便，消耗的晶体管数量少，其缺点是计算速度慢，延迟为2n+1个门延迟。另一种现有加法器技术是超前进位加法器(Carry
‑
Lookahead Adder，CLA)，其优点是计算速度相对于RCA更快，延迟为4个门延迟，且计算速度与位数无关，其缺点是扩宽位数的代价很高，晶体管消耗数量成几何倍数增加。
[0004]目前，如何实现能够平衡计算速度和电路逻辑复杂度的加法器的技术方案是高速计算
的梦想。

技术实现思路

[0005]基于上述问题，本申请提供一种S分段C覆盖并行加法器及其实现方法，能够实现集合RCA和CLA加法器方案的优点，同时摒弃二者缺点的加法器，在减少门电路使用量和门延迟的情况下，加快运算速度。
[0006]为了达到上述目的，本申请的技术方案如下：
[0007]一方面，本申请提供一种S分段C覆盖并行加法器，包括：依次级联的n个基本单元，n为大于或等于2的整数；
[0008]所述n个基本单元中的每个基本单元包括：1个一位半加器、1个N逻辑传输门、1个P逻辑传输门、1个异或门；其中：
[0009]所述半加器具有2个输入端和2个输出端，2个输入端分别为被加数端A和加数端B，2个输出端分别为和端S和进位端C，所述和端S分别连接所述N逻辑传输门的控制端、P逻辑传输门的控制端和所述异或门的第二输入端；
[0010]所述进位端C连接所述P逻辑传输门的输入端；所述N逻辑传输门的输入端连接所述异或门的第一输入端，所述N逻辑传输门的输出端连接所述P逻辑传输门的输出端；所述异或门的输出端为运算结果位；
[0011]所述n个基本单元的级联方式为：
[0012]相邻的N逻辑传输门依次串联，具体为第i个基本单元的N逻辑传输门的输出端连接第i+1个基本单元的N逻辑传输门的输入端；其中，i的取值范围是从0到n
‑
1的整数；
[0013]所述n个基本单元中的第0个基本单元的异或门的第一输入端连接初始值Cin，所述Cin为0；第0个基本单元的异或门输出端为最低位结果位；第n
‑
1个基本单元的异或门输出端为次高位结果位，第n
‑
1个基本单元的N逻辑传输门和P逻辑传输门的输出端为最高位
结果位。
[0014]在一种可实现的方式中，所述n个基本单元中的任一第j个基本单元的N逻辑传输门的控制端为高电平时，所述第j个基本单元的N逻辑传输门导通；所述第j个基本单元的N逻辑传输门的控制端为低电平时，所述第j个基本单元的N逻辑传输门关断；其中，j的取值范围是从0到n
‑
1的整数。
[0015]在一种可实现的方式中，所述n个基本单元中的任一第k个基本单元的P逻辑传输门的控制端为低电平时，所述第k个基本单元的P逻辑传输门导通；所述任一第k个基本单元的P逻辑传输门的控制端为高电平时，所述第k个基本单元的P逻辑传输门关断；其中，k的取值范围是从0到n
‑
1的整数。
[0016]另一方面，本申请还提供一种S分段C覆盖并行加法器的实现方法，该方法为，将n个基本单元依次级联，n为大于或等于2的整数；所述n个基本单元中的每个基本单元包括：1个一位半加器、1个N逻辑传输门、1个P逻辑传输门、1个异或门；其中：
[0017]所述半加器具有2个输入端和2个输出端，2个输入端分别为被加数端A和加数端B，2个输出端分别为和端S和进位端C，所述和端S分别连接所述N逻辑传输门的控制端、P逻辑传输门的控制端和所述异或门的第二输入端；
[0018]所述进位端C连接所述P逻辑传输门的输入端；所述N逻辑传输门的输入端连接所述异或门的第一输入端，所述N逻辑传输门的输出端连接所述P逻辑传输门的输出端；所述异或门的输出端为运算结果位；
[0019]所述n个基本单元的级联方式为：
[0020]相邻的N逻辑传输门依次串联，具体为第i个基本单元的N逻辑传输门的输出端连接第i+1个基本单元的N逻辑传输门的输入端；其中，i的取值范围是从0到n
‑
1的整数；
[0021]所述n个基本单元中的第0个基本单元的异或门的第一输入端连接初始值Cin，所述Cin为0；第0个基本单元的异或门输出端为最低位结果位；第n
‑
1个基本单元的异或门输出端为次高位结果位，第n
‑
1个基本单元的N逻辑传输门和P逻辑传输门的输出端为最高位结果位。
[0022]在一种可实现的方式中，任一第j个基本单元的N逻辑传输门的控制端为高电平时，所述第j个基本单元的N逻辑传输门导通；所述任一第j个基本单元的N逻辑传输门的控制端为低电平时，所述第j个基本单元的N逻辑传输门关断；其中，j的取值范围是从0到n
‑
1的整数。
[0023]在一种可实现的方式中，所述任一第k个基本单元的P逻辑传输门的控制端为低电平时，所述第k个基本单元的P逻辑传输门导通；所述任一第k个基本单元的P逻辑传输门的控制端为高电平时，所述第k个基本单元的P逻辑传输门关断；其中，k的取值范围是从0到n
‑
1的整数。
[0024]一种基于以上所述实现方式的加法器实现的数据处理方法。
[0025]一种基于以上所述实现方式的加法器的数据处理装置。
附图说明
[0026]为了更清楚地说明本专利技术的实施方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，附图仅示出了本专利技术的某些实施方式，因此不应被看作是对范围的
限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据附图获得其他相关的附图。
[0027]图1为一个实施例中8位并行加法器的逻辑示意图；
[0028]图2为一个实施例中基本单元的逻辑示意图；
[0029]图3为一个实施例中N逻辑传输门、P逻辑传输门的符号示意图；
[0030]图4为一个实施例中N逻辑传输门的逻辑示意图；
[0031]图5为一个实施例中P逻辑传输门的逻辑示意图；
[0032]图6为一个实施例中仿真计算示意图；
[0033]图7为性能对比图。
[0034]附图标记：
[0035]1、半加器；2、基本单元；3、P逻辑传输门；4、N逻辑传输门；5、异或门。
具体实施方式
[0036]为能清楚说明本方案的技术特点，下面通过具体实施方式并结合附图，对本申请进行详细阐述。
[0037]本申请实施例提供本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种S分段C覆盖并行加法器，其特征在于，包括：依次级联的n个基本单元，n为大于或等于2的整数；所述n个基本单元中的每个基本单元包括：1个一位半加器、1个N逻辑传输门、1个P逻辑传输门、1个异或门；其中：所述半加器具有2个输入端和2个输出端，2个输入端分别为被加数端A和加数端B，2个输出端分别为和端S和进位端C，所述和端S分别连接所述N逻辑传输门的控制端、P逻辑传输门的控制端和所述异或门的第二输入端；所述进位端C连接所述P逻辑传输门的输入端；所述N逻辑传输门的输入端连接所述异或门的第一输入端，所述N逻辑传输门的输出端连接所述P逻辑传输门的输出端；所述异或门的输出端为运算结果位；所述n个基本单元的级联方式为：相邻的N逻辑传输门依次串联，具体为第i个基本单元的N逻辑传输门的输出端连接第i+1个基本单元的N逻辑传输门的输入端；其中，i的取值范围是从0到n
‑
1的整数；所述n个基本单元中的第0个基本单元的异或门的第一输入端连接初始值Cin，所述Cin为0；第0个基本单元的异或门输出端为最低位结果位；第n
‑
1个基本单元的异或门输出端为次高位结果位，第n
‑
1个基本单元的N逻辑传输门和P逻辑传输门的输出端为最高位结果位。2.根据权利要求1所述的一种S分段C覆盖并行加法器，其特征在于，所述n个基本单元中的任一第j个基本单元的N逻辑传输门的控制端为高电平时，所述第j个基本单元的N逻辑传输门导通；所述第j个基本单元的N逻辑传输门的控制端为低电平时，所述第j个基本单元的N逻辑传输门关断；其中，j的取值范围是从0到n
‑
1的整数。3.根据权利要求1所述的一种S分段C覆盖并行加法器，其特征在于，所述n个基本单元中的任一第k个基本单元的P逻辑传输门的控制端为低电平时，所述第k个基本单元的P逻辑传输门导通；所述任一第k个基本单元的P逻辑传输门的控制端为高电平时，所述第k个基本单元的P逻辑传输门关断；其中，k的取值范围是从0到n
‑
1的整数。4.一种S分段C覆盖并行加法器的实现方法，其特征在于，所述方法包括：将n个基本单元依次级联，n为大于或等...

【专利技术属性】
技术研发人员：卓懋奎，
申请(专利权)人：卓懋奎，
类型：发明
国别省市：