基于SoCFPGA的RISC-V硬件测试方法及系统技术方案

本发明专利技术提供了一种基于SoC FPGA的RISC

【技术实现步骤摘要】
基于SoC FPGA的RISC
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V硬件测试方法及系统


[0001]本专利技术涉及硬件测试领域，特别涉及一种基于SoC FPGA的RISC
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V硬件测试方法及系统

技术介绍

[0002]SoC FPGA即在单一芯片上集成了单核或者双核的ARM处理器和FPGA逻辑资源的新型SoC芯片。相较于传统单一的ARM处理器或者FPGA芯片，SoC FPGA既拥有了ARM处理器灵活高效的数据运算和事务处理能力，同时又集成了FPGA的高速并行处理优势，同时，基于两者独特的片上互联结构，使用时可以将FPGA上的通用逻辑资源经过配置，映射为ARM处理器的一个或多个具有特定功能的外设，通过AXI高速总线进行通信，完成数据和控制命令的交互。
[0003]而RISC
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V则是一个基于精简指令集(RISC)原则的开源指令集架构(ISA)，其架构简单且完全开源的特性可自由地用于任何目的，允许任何人设计，制造和销售RISC
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V芯片和软件。目前市面上有很多开源的RISC
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V处理器例如香山RISC
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V处理器、阿里平头哥的玄铁RISC
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V系列处理器以及芯来科技的蜂鸟E203开源处理器等等，每个RISC
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V厂商都有自己相应的硬件测试平台用于测试RISC
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V处理器功能，硬件测试平台的结构以及使用方法也是大不相同的，这对用户使用来说是极为不便利的。

技术实现思路

[0004]针对现有技术中存在的问题，提供了一种使用便利且可适配多种RISC
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V处理器的硬件测试方法及系统，其主要是利用SoC FPGA的集成了ARM处理器和FPGA逻辑资源的特性，将各种RISC
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V处理器配置到拥有丰富的通用逻辑资源的FPGA上面去，再利用ARM处理器灵活高效的数据运算和事务处理能力对配置到FPGA上的RISC
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V处理器进行调试并测试功能是否正确，这样就节省了用户大量去熟悉各个RISC
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V厂商提供的硬件测试环境和平台，甚至为了测试和验证RISC
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V处理器功能而去搭建设计单独的硬件测试平台来实现调试目的的时间。
[0005]本专利技术采用的技术方案如下：一种基于SoC FPGA的RISC
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V硬件测试方法，其包括：
[0006]步骤1、将RISC
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V处理器配置在FPGA，并完成与HPS的总线互连；
[0007]步骤2、HPS向RISC
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V处理器发送复位信号，RISC
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V处理器启动；
[0008]步骤3、RISC
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V处理器向HPS发送访问存储以及外设控制信号，对内存和外设控制器进行访问；
[0009]步骤4、HPS将访问外设控制器产生的数据通过串口打印，完成RISC
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V测试。
[0010]进一步的，RISC
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V配置方法为:
[0011]步骤1.1、将RISC
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V处理器源代码转换为Verilog硬件描述语言代码形式，并根据RISC
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V处理器内部结构，将不同功能模块进行拆分；
[0012]步骤1.2、在Intel硬件开发平台中完成RISC
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V处理器Verilog源代码的全流程编
译，并生成可用于配置FPGA的二进制sof文件；
[0013]步骤1.3、通过JTAG将sof文件烧写到FPGA上，完成RISC
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V处理器在FPGA上的配置。
[0014]进一步的，在FPGA中设置有地址筛选器，配置在HPS与RISC
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V处理器之间的互连总线上，用于将RISC
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V处理器访问外设控制器产生的相应数据转存到指定内存空间。
[0015]进一步的，步骤4中，HPS发送内存访问信号访问地址筛选器转存数据的指定内存空间，再通过串口打印指定内存空间内的数据。
[0016]本专利技术还提供了一种基于SoC FPGA的RISC
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V硬件测试系统，包括：
[0017]FPGA，配置有待测试的RISC
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V处理器，并提供RISC
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V处理器AXI存储总线接口与AXI外设控制总线接口；
[0018]HPS，包括通用输入输出接口，向RISC
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V发送复位信号；以及AXI总线从接口与RISC
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V处理器AXI存储总线接口、AXI外设控制总线接口连接进行数据交换；以及UART串口，用于打印RISC
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V处理器访问外设控制器所产生的数据。
[0019]进一步的，还包括地址过滤器，配置在FPGA中，设置于RISC
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V处理器的AXI外设控制总线上，用于将RISC
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V处理器通过AXI外设控制总线对外设控制器访问产生的相应数据转存到指定的内存空间。
[0020]进一步的，HPS发送内存访问信号访问地址筛选器转存数据的指定内存空间，再通过串口打印指定内存空间内的数据。
[0021]与现有技术相比，采用上述技术方案的有益效果为：本专利技术提出的方案使用便利且可适配多种RISC
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V处理器，节省了用户大量去熟悉各个厂商提供的硬件测试环境和平台，或者为了测试和验证RISC
‑
V处理器功能而去搭建设计单独的硬件测试平台的时间。
附图说明
[0022]图1为本专利技术提出的基于SOC FPGA的RISC
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V硬件测试系统组成示意图。
[0023]图2为本专利技术提出的基于SOC FPGA的RISC
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V硬件测试方法流程图。
具体实施方式
[0024]下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
[0025]实施例1
[0026]如图2所示，本实施例提出了一种基于SoC FPGA的RISC
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V硬件测试方法，将各种RISC
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V处理器配置到拥有丰富的通用逻辑资源的FPGA上面去，再利用ARM处理器灵活高效的数据运算和事务处理能力对配置到FPGA上的RISC
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V处理器进行调试并测试功能是否正确，节省了用户大量去熟悉各个RISC
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V厂商提供的硬件测试环境和平台，甚至为了测试和验证RISC
‑
V处理器功能而本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于SoC FPGA的RISC
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V硬件测试方法，其特征在于，包括：步骤1、将RISC
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V处理器配置在FPGA，并完成与HPS的总线互连；步骤2、HPS向RISC
‑
V处理器发送复位信号，RISC
‑
V处理器启动；步骤3、RISC
‑
V处理器向HPS发送访问存储以及外设控制信号，对内存和外设控制器进行访问；步骤4、HPS将访问外设控制器产生的数据通过串口打印，完成RISC
‑
V测试。2.根据权利要求1所述的基于SoC FPGA的RISC
‑
V硬件测试方法，其特征在于，RISC
‑
V处理的配置过程为:步骤1.1、将RISC
‑
V处理器源代码转换为Verilog硬件描述语言代码形式，并根据RISC
‑
V处理器内部结构，将不同功能模块进行拆分；步骤1.2、在Intel硬件开发平台中完成RISC
‑
V处理器Verilog源代码的全流程编译，并生成可用于配置FPGA的二进制sof文件；步骤1.3、通过JTAG将sof文件烧写到FPGA上，完成RISC
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V处理器在FPGA上的配置。3.根据权利要求1所述的基于SoC FPGA的RISC
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V硬件测试方法，其特征在于，FPGA中设置有地址筛选器，配置在HPS与RISC
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V处理器之间的互连总线上，用于将RISC

【专利技术属性】
技术研发人员：彭诗翰，赵釜，游义全，万毅，田亮，
申请(专利权)人：重庆海云捷迅科技有限公司，
类型：发明
国别省市：