一种非易失性存储装置、编程方法及存储器系统制造方法及图纸

本申请实施例公开了一种非易失性存储装置，包括：外围电路，外围电路耦接于存储单元阵列，被配置为将第一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继的第一次编程和第二次编程；外围电路包括分别耦合到位线的多个页缓冲器，每个页缓冲器包括：主锁存器和(N

【技术实现步骤摘要】
一种非易失性存储装置、编程方法及存储器系统


[0001]本申请涉及半导体
，尤其涉及一种非易失性存储装置、编程方法及存储器系统。

技术介绍

[0002]在非易失性存储装置中，写入数据先快速存储在缓存锁存器，然后再移动到数据锁存器，相关技术中，在将数据写入闪存器的物理阵列的一次编程过程中，仅能实现一次页数据从缓存锁存器到数据锁存器的移动，导致当编程写入物理阵列的数据页的数量为一个以上时，需要等待编程结束后，单独的进行页数据从缓存锁存器到数据锁存器的移动，使得数据写入到存储单元阵列的效率低下，且编程没有连续性。

技术实现思路

[0003]有鉴于此，本申请的主要目的在于提供一种非易失性存储装置、编程方法及存储器系统。
[0004]为达到上述目的，本申请的技术方案是这样实现的：
[0005]本申请实施例提供了一种非易失性存储装置，包括：
[0006]存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，每个存储单元被配置存储N位数据，其中，N为大于1的整数；
[0007]外围电路，所述外围电路耦接于所述存储单元阵列，所述外围电路被配置为将第一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继地第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N个逻辑页对选定的存储单元行进行编程；
[0008]所述外围电路包括分别耦合到位线的多个页缓冲器，每个页缓冲器包括：主锁存器、(N
‑
1)个数据锁存器和与数据通路耦接的一个缓存锁存器；其中，所述主锁存器被配置为能够存储第一非物理页信息；所述(N
‑
1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁存器暂存待写入N个逻辑页的编程数据；
[0009]所述外围电路还被配置为：在对所述第一物理页进行编程的过程中，完成第1至第2
(N
‑
M)
个存储器状态的编程操作时对对应第2
(N
‑
M)
个存储器状态的编程操作进行编程验证操作，在第2
(N
‑
M)
个存储器状态的编程验证通过的情况下使得所述主锁存器存储的对应第1至第2
(N
‑
M)
个存储器状态的标识不同于对应第2
(N
‑
M)
+1至第2
N
个存储器状态的标识，以及释放所述N个页锁存器的至少一个以缓存第二物理页的N个逻辑页的至少一个逻辑页的编程数据；并且在对所述第一物理页进行编程的过程中，将第二物理页的N个逻辑页中一个逻辑页的编程数据存储在释放的一个页锁存器中，其中M为大于或等于1且小于或等于(N
‑
2)的整数。
[0010]本申请实施例还提供了一种非易失性存储装置，包括：
[0011]存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，每个存储单元被
配置存储N位数据，其中，N为大于1的整数；
[0012]外围电路，其被配置为将第一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继地第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N个逻辑页对选定的存储单元行进行编程；
[0013]所述外围电路包括分别耦合到位线的多个页缓冲器，每个页缓冲器包括：主锁存器、偏置锁存器、(N
‑
1)个数据锁存器和与数据通路耦接的一个缓存锁存器，其中，所述偏置锁存器被配置为能够存储第二非物理页信息；所述(N
‑
1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁存器暂存待写入N个逻辑页的编程数据；
[0014]所述外围电路还被配置为：在对所述第一物理页进行编程的过程中，禁用位线偏置功能以释放所述偏置锁存器来替代所述N个页锁存器中的一个页锁存器进行存储器状态的编程验证，以及释放所述N个页锁存器中的一个页锁存器来缓存第二物理页的N个逻辑页的一个逻辑页的编程数据；并且，在对所述第一物理页进行编程的过程中，将第二物理页的N个逻辑页中一个逻辑页的编程数据存储在释放的一个页锁存器中。
[0015]本申请实施例还提供了一种非易失性存储装置的编程方法，其中，所述非易失性存储装置包括存储单元阵列和外围电路；所述存储单元阵列中的存储单元按行和列排列，每个存储单元被配置存储N位数据，N为大于1的整数；所述外围电路包括分别耦合到位线的多个页缓冲器；包括：
[0016]将当前第一次编程对应的第一物理页的N个逻辑页存储在N个页锁存器中，所述N个页锁存器包括所述页缓冲器中的(N
‑
1)个数据锁存器和与数据通路耦接的一个缓存锁存器；
[0017]将第一非物理页信息存储在所述页缓冲器中的主锁存器中；
[0018]在对所述第一物理页进行第一次编程的过程中，完成第1至第2
(N
‑
M)
个存储器状态的编程操作时对对应第2
(N
‑
M)
个存储器状态的编程操作进行编程验证操作，在第2
(N
‑
M)
个存储器状态的编程验证通过的情况下，使得所述主锁存器存储的对应第1至第2
(N
‑
M)
个存储器状态的标识不同于对应第2
(N
‑
M)
+1至第2
N
个存储器状态的标识，以及释放所述N个页锁存器的至少一个以缓存第二物理页的N个逻辑页的至少一个逻辑页的编程数据，其中M为大于或等于1且小于或等于(N
‑
2)的整数；以及
[0019]在以缓存编程方式对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中一个逻辑页的编程数据存储在释放的一个页锁存器中。
[0020]本申请实施例还提供了另一种非易失性存储装置的编程方法，其中，所述非易失性存储装置包括存储单元阵列和外围电路；所述存储单元阵列中的存储单元按行和列排列，每个存储单元被配置存储N位数据，N为大于1的整数；所述外围电路包括分别耦合到位线的多个页缓冲器；包括：
[0021]将当前第一次编程对应的第一物理页的N个逻辑页存储在N个页据锁存器中，所述N个页锁存器包括所述页缓冲器中的(N
‑
1)个数据锁存器和与数据通路耦接的一个缓存锁存器；
[0022]将第二非物理页信息存储在所述页缓冲器中的偏置锁存器中；
[0023]在对所述第一物理页进行编程的过程中，禁用位线偏置功能以释放所述偏置锁存器来替代所述N个页锁存器中的一个页锁存器进行存储器状态的编程验证，以及释放所述N个页锁存器中的一个页锁存器；
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【技术保护点】

【技术特征摘要】
1.一种非易失性存储装置，其特征在于，包括：存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，每个存储单元被配置存储N位数据，其中，N为大于1的整数；外围电路，所述外围电路耦接于所述存储单元阵列，所述外围电路被配置为将第一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继的第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N个逻辑页对选定的存储单元行进行编程；所述外围电路包括分别耦合到位线的多个页缓冲器，每个页缓冲器包括：主锁存器、(N
‑
1)个数据锁存器和与数据通路耦接的一个缓存锁存器；其中，所述主锁存器被配置为能够存储第一非物理页信息；所述(N
‑
1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁存器暂存待写入N个逻辑页的编程数据；所述外围电路还被配置为：在对所述第一物理页进行编程的过程中，完成第1至第2
(N
‑
M)
个存储器状态的编程操作时对对应第2
(N
‑
M)
个存储器状态的编程操作进行编程验证操作，在第2
(N
‑
M)
个存储器状态的编程验证通过的情况下使得所述主锁存器存储的对应第1至第2
(N
‑
M)
个存储器状态的标识不同于对应第2
(N
‑
M)
+1至第2
N
个存储器状态的标识，以及释放所述N个页锁存器的至少一个以缓存第二物理页的N个逻辑页的至少一个逻辑页的编程数据；并且在对所述第一物理页进行编程的过程中，将第二物理页的N个逻辑页中一个逻辑页的编程数据存储在释放的一个页锁存器中，其中M为大于或等于1且小于或等于(N
‑
2)的整数。2.根据权利要求1所述的非易失性存储装置，其特征在于，所述外围电路进一步被配置为在对所述第一物理页/第二物理页进行编程的过程中，使用增量阶跃脉冲编程ISPP编程方式对第1至第2
(N
‑
M)
个存储器状态进行编程操作。3.根据权利要求1所述的非易失性存储装置，其特征在于，所述第一非物理页信息包括验证信息和编程信息。4.根据权利要求1所述的非易失性存储装置，其特征在于，所述外围电路具体被配置为：在对2
N
个存储器状态中的第2
N
‑1个存储器状态进行编程验证之后，使得所述主锁存器存储的对应第1至第2
(N
‑
1)
个存储器状态的标识不同于对应第2
(N
‑
1)
+1至第2
N
个存储器状态的标识；或者在对所述2
N
个存储器状态中的倒数第3个存储器状态进行编程验证之后，使得所述主锁存器存储的对应第1至第2
N
‑
2个存储器状态的标识不同于对应第2
N
‑
1至第2
N
个存储器状态的标识。5.根据权利要求4所述的非易失性存储装置，其特征在于，所述外围电路还被配置为：在使得所述主锁存器存储的对应第1至第2
(N
‑
M)
个存储器状态的标识不同于对应第2
(N
‑
M)
+1至第2
N
个存储器状态的标识之后，在编程期间对位线进行浮置以转储所述主锁存器中的第一非物理页信息。6.根据权利要求4所述的非易失性存储装置，其特征在于，所述外围电路还被配置为：在对所述2
N
个存储器状态中的第2
N
‑1个存储器状态进行编程验证之前，将所述第一物理页的N个逻辑页中相应的一个逻辑页的编程数据存储在N个所述页锁存器的至少一个中；并且在对所述2
N
个存储器状态中的第2
N
‑1个存储器状态进行编程验证之后，将所述第二物理
页的N个逻辑页中的一个逻辑页的编程数据存储在N个所述页锁存器的至少一个中。7.根据权利要求6所述的非易失性存储装置，其特征在于，所述外围电路还被配置为：在对所述2
N
个存储器状态中的倒数第二个存储器状态进行编程验证之后，释放N个所述页锁存器，以使N个所述页锁存器缓存第二物理页的N个逻辑页中的每一页的编程数据。8.根据权利要求1所述的非易失性存储装置，其特征在于，每个存储单元被配置存储3位数据，所述外围电路还被配置为基于第一物理页/第二物理页的3个逻辑页对选定的存储单元行进行编程；2个所述数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的3个逻辑页执行一次所述编程的过程中作为3个页锁存器暂存待写入3个逻辑页的编程数据。9.根据权利要求1所述的非易失性存储装置，其特征在于，每个存储单元被配置存储4位数据，所述外围电路还被配置为基于第一物理页/第二物理页的4个逻辑页对选定的存储单元行进行编程；3个所述数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的4个逻辑页执行一次所述编程的过程中作为4个页锁存器暂存待写入4个逻辑页的编程数据。10.根据权利要求1所述的非易失性存储装置，其特征在于，每个页缓冲器还包括：偏置锁存器，所述偏置锁存器被配置为存储相应的位线的电压偏置信息。11.根据权利要求1所述的非易失性存储装置，其特征在于，所述非易失性存储装置包括三维NAND闪存存储器装置。12.一种非易失性存储装置，其特征在于，包括：存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，每个存储单元被配置存储N位数据，其中，N为大于1的整数；外围电路，其被配置为将第一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继的第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N个逻辑页对选定的存储单元行进行编程；所述外围电路包括分别耦合到位线的多个页缓冲器，每个页缓冲器包括：主锁存器、偏置锁存器、(N
‑
1)个数据锁存器和与数据通路耦接的一个缓存锁存器，其中，所述偏置锁存器被配置为能够存储第二非物理页信息；所述(N
‑
1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁存器暂存待写入N个逻辑页的编程数据；所述外围电路还被配置为：在对所述第一物理页进行编程的过程中，禁用位线偏置功能以释放所述偏置锁存器来替代所述N个页锁存器中的一个页锁存器进行存储器状态的编程验证，以及释放所述N个页锁存器中的一个页锁存器来缓存第二物理页的N个逻辑页的一个逻辑页的编程数据；并且，在对所述第一物理页进行编程的过程中，将第二物理页的N个逻辑页中一个逻辑页的编程数据存储在释放一个的页锁存器中。13.根据权利要求12所述的非易失性存储装置，其特征在于，所述外围电路进一步被配置为在对所述第一物理页/第二物理页进行编程的过程中，使用增量阶跃脉冲编程ISPP编程方式对第1至第2
(N
‑
M)
个存储器状态进行编程操作。14.根据权利要求12所述的非易失性存储装置，其特征在于，所述外围电路还被配置为：在禁用位线偏置功能后，减小编程电压的步增量。
15.根据权利要求12所述的非易失性存储装置，其特征在于，所述第二非物理页信息包括相应的位线的电压偏置信息。16.根据权利要求12所述的非易失性存储装置，其特征在于，所述外围电路还被配置为：在以所述2
N
个存储器状态中的倒数第3个存储器状态进行编程验证之后，禁用位线偏置功能。17.根据权利要求16所述的非易失性存储装置，其特征在于，所述外围电路还被配置为：在对所述2
N
个存储器状态中的第(2
N
‑1+1)个存储器状态进行编程验证之前，将所述第一物理页的N个逻辑页中相应的一个逻辑页的编程数据存储在N个所述页锁存器的至少一个中；并且在对所述2
N
个存储器状态中的第(2
N
‑1+1)个存储器状态进行编程验证之后，将所述第二物理页的N个逻辑页中的一个逻辑页存储在N个所述页锁存器的至少一个中。18.根据权利要求17所述的非易失性存储装置，其特征在于，所述外围电路还被配置为：在以所述2
N
个存储器状态中的倒数第二个存储器状态进行编程验证之后，释放N个所...

【专利技术属性】
技术研发人员：万维俊，盛悦，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：